2022年FPGA为系统控制核心方案设计书的VGA显示的数字示波器.docx

精品学习资源封面欢迎下载精品学习资源作者： PanHongliang仅供个人学习【摘要】本系统是以 EXCD-1 可编程片上系统开发板为基 础，接受 FPGA 为系统把握核心设计的VGA 显示的数字示波器；利用VHDL 语言编程，辅以边缘触发电路和A/D 转换电路，实现了任意波形的单次触发、连续触发和储备回放功能，并按要求进行了垂直灵敏度和扫描速度的档位设置；采集外部输入信号时，信号经A/D 转换后的数字信息送入FPGA 内部的SRAM 进行高速缓存，并将结果送给VGA示波器进行显示，完成了对中、低欢迎下载精品学习资源频信号的实时采样和数据储备回放；经测试，系统整体指标良好，垂直灵敏度和扫描速度等各项指标均达到设计要求；【关键字】 FPGAADS931E 触发电路 VGA 显示Abstract:ThesysytemwhichadoptstheVGAdisplay,takestheEXCD-1 programmable piece on the system development board as the base and uses FPGA as the control system nucleus is a digital oscillograph adopting the VGA display. Use the VHDL language programming,auxiliarying byedge trigger circuit and A/D Converting circuit,to realize single triggering of random profile, continuous triggering and the memory playbacking function. In addition to, it has carried on position establishmentof the vertical sensitivity and the scanning velocity according to the request. When gathering the external signal, it carries on the high speed buffer through transforming after A/D sending in FPGA the external input signal the interior pair of mouth RAM, and gives the result through the VHDL programmingto the VGA oscilloscope to carry on the demonstration.Therefore, it has completed to the middle and low-frequency signal real-time sampling and data storage playbacking. After the test, the overall target of the system is good. Each target, such as the vertical sensitivity and the scanning velocity, achieves the design requirements.Key words:FPGA A/D conversion Trigger circuitVGA display目录1.方案论证与比较 41.1 把握器部分 41.2 A/D 模数转换模块 41.3 VGA显示器 52.理论分析与运算52.1 采样方式 52.2 垂直灵敏度分析52.3 扫描速率分析53.电路与程序设计63.1 系统总体框图63.2 硬件设计 63. 2. 1触发电路 63. 2. 2A/D转换电路 63.3 软件设计 73. 3. 1系统软件流程设计73. 3. 2触发器设计 73. 3. 3 VGA显示部分设计73. 3. 4键盘设计 74.测试方案与测试结果74.1 测试仪器与设备 74.2 测试结果 8欢迎下载精品学习资源4. 2. 1触发功能测试 84. 2. 2垂直灵敏度及扫描速度的测试84. 2. 3储备 / 调用测试 85. 总结 9参考文献 91. 方案论证与比较1. 1 把握器部分方案一：接受 80C51 单片机为把握核心；将输入信号通过外接触发电路产生触发信号，通过 A/D 转换将模拟信号转换成数字信号，再通过单片机将数据锁存至外部 RAM ，然后由单片机把握将数据送至 D/A 输出；方案二：用 FPGA 可编程规律器件作为把握及数据处理的核心，外接触发电路实现触发功能，利用 FPGA 的层次化储备器系统结构，使用 FPGA 内部集成的基本规律功能块配置 SRAM 对采集信号进行储备，完成设计指标；方案一的结构较为简洁，但在中意题目的实时采样频率的要求下，A/D 的最高采样速度达 10MHz ，由一般单片机直接处理这样速率的数据难以胜任，接受高档单片机甚至接受 DSP 芯片，将大大增加开发的成本；而且目前常用的外接 RAM 芯片时钟周期一般为 40MHz 50MHz ， FPGA 更能中意高速数据储备的要求；方案二由于 FPGA 可在线编程，大大加快了开发速度；电路中的大部分规律把握功能都由单片FPGA 完成，多个功能模块如采样频率把握模块、数据储备模块都集中在单个芯片上，大大简化了外围硬件电路设计，增加了系统的稳固性和牢靠性； FPGA 的高速性能比其他把握芯片更适合于高速数据采集和处理，而且使用 FPGA 内部储备模块完成输入信号的量化储备，在储备速度上有着外接 RAM 无法比拟的优势；综上所述比较可知，方案二既可中意题设基本要求又能充分发挥扩展部分，电路简洁，易于把握，所以接受该方案；1.2 A/D 模数转换模块依据题目要求， A/D 转换精度为8bits，所以对 A/D 的选择有以下两个方案；方案一： ADC0809 是 8 位逐次靠近型 A/D 转换器； ADC0809 对输入模拟量要求：信号单极性，电压范畴是05V，如信号太小，必需进行放大；输入的模拟量在转换过程中应当保持不变，如如模拟量变化太快，就需在输入前增 加采样保持电路；方案二： ADS931E 是一个高度级联采样、转换频率为33MHz 的 8 位数模转换器； ADS931E 内部含有时钟电路，其工作时钟可由外部产生，也可以由主控芯片给出，便利灵敏； ADS931E 接受了电压跟随，保证了信号不会有很大衰减, 输入模拟量的电压范畴为 2.75.25V，对于小信号，带有可调剂的直流偏；由于 ADC0809 对输入信号的要求较高，并且其内部没有时钟电路，假如要欢迎下载精品学习资源保证得到标准的波形信号，就必需要搭建必要的外围电路，增加了难度；而ADS931E内部的芯片可以直接解决问题，便利灵敏；综上所述，方案二更适合本设计的接受；1.3 VGA显示器【3】方案一： CRT 显示器画面清晰、颜色真实，图像无扭曲、视角更宽敞；由于 CRT 显示器的基本工作原理是依靠高电压激发的游离电子轰击显示屏而产生各种各样的图像，技术已经特别成熟，没有太多的进展余地；受限于此，传统CRT 显示器在体积、重量、功耗等方面露出自己的劣势；方案二：液晶显示器以其体积小、厚度薄、重量轻、耗能少、无电磁辐射、画面无闪烁、防止几何失真、抗干扰等诸多优点被业界和用户一样看好；经过比较，本设计接受方案二；2. 理论分析与运算2.1 采样方式实时采样是利用A/D 时钟对信号直接采样，依据采样定理，采样速率必需高于信号中最高频率的两倍 【1】；题目要求输入信号的最大频率为500KHz，而实时采样的频率为5MHz ，所以本设计的采样方式选用实时采样即可；实时采样中实行每周期采 20 个点的方法，以保证取到一个完整的信号波形；2.2 垂直灵敏度分析设计要求垂直灵敏度为 1V/div 、100mV/div 两档，垂直刻度为 8div ；ADS931E 输入信号电压通常指定3V ，当示波器满刻度显示时，被测信号的幅度将分别为： VI11V/div ×8div=8V ， VI2=100mV/div ×8div=0.8V ；A/D 转换器的满刻度输入值为 V MAX =4V，放大电路的增益 ANV MAX / V IN，（ N1、2）对应于 2 挡不同垂直灵敏度的增益分别为： A 1 3V/8V 0.375； A 23V/0.8V 3.75；本系统通过软件编程实现增益，很好的解决了这个问题，详细分析见软件详细设计部分；2.3 扫描速率分析A/D 的转换速率取决于被测信号的频率范畴，设计要求扫描速度含1s/div 、1ms/div 、100ms/div 三挡，并且水平显示辨论率等于20 点/div ，因此对应的采样速率是 0.05 s / 点、0.05ms/ 点、5ms/点，就要求 A/D 的等效采样的最高转换速率为 20MSa/s；欢迎下载精品学习资源3. 电路与程序设计3.1 系统总体框图整个系统的结构如下图 1 所示； FPGA 的最小系统板接受的是 Xilinx公司的 EXCD-1 可编程片上系统开发板；由信号发生器设定输出的波形信号，经由触发电路触发的同时由AD 转换电路将波形模拟信号转换为数字信号，该数字信号在 FPGA 的编程把握下在液晶显示器上显示出相应的波形；通过键盘电路把握 FPGA输出数据的变化；图 1 系统总体框图3.2 硬件设计3.2.1 触发电路接受 FPGA 内部软件触发方式，通过软件设置触发电平，所设置的施密特触发器参数易于修改，从而抑制比较器产生的毛刺；当采样值大于触发电平， 就产生一次触发；该方式充分利用了FPGA 的资源，削减外围电路，排除硬件毛刺产生的干扰，易于调整触发电压；触发电路如图 2 所示；高速比较器选用响应时间为20ns 的高速低功率快速采样保持放大器 LM360 ；电阻 R2、R3 用于调剂或选择触发电平，分别为3K 和 2K，后者为可调电位器，可以在 02V 范畴内任意选择触发电平；图 2 触发电路3.2.2 A/D 转换电路设计中接受 Texas Instruments公司的 ADS931，它是一款 8 位的，具有最高33M 采样频率的高性能 AD 转换芯片； ADS931E 为 SSOP-28封装的模 / 数转换器；内部接受闪烁式 AD 及多级流水线式结构，因而不失码，使用便利、精确度高；在 +3.3v 电压下，它的功耗仅有 69mW；ADS931E 接受了电压跟随，保证信号不会有很大衰减，完全中意设计要求；ADS931E 的内部结构图见附录2；欢迎下载精品学习资源3.3 软件设计3.3.1 系统软件流程设计如下图 4 所示，在信号示波器上调出要输入的波形，当信号输入时，系统对输入信号的频率进行测量进行实时采样，并利用键盘设置输入来选择液晶显示器的显示功能和实现对扫描速度的选择；图 4系统软件总体流程图3.3.2 触发器设计连续触发时，依据要求一旦产生触发，就采集、储备一个界面的数据；在未存满一个之前即使再次中意触发条件也不会产生触发作用【2】；但是在存满一个界面后，假如再次产生触发就开头一个新的页面的采集、储备过程，并以新的数据取代已经储备的数据，依此规律随着触发信号的显现不断重复上述过程；3.3.3 VGA显示部分设计【1】本设计接受 FPGA 设计 VGA 接口将要显示的数据直接送到显示器； VGA把握电路时序产生原理框图见附录3；在分频模块中对 50M 系统时钟进行分频产生 50M/7Hz 的像素时钟； VGA 显示把握模块在像素时钟的驱动下第一产生行频信号，行频信号进行分频产生58Hz 场频信号；由于场频信号与行频信号有严格的时序匹配，本设计利用对行频信号进行计数分频来产生场频信号；3.3.4 键盘设计PS/2键盘的功能各项功能如下：调频键： 3 个，可按题目要求的三个频率档位调剂所显示波形的频率；调幅键： 2 个，可按题目要求的两个幅度档位调剂所显示波形的幅度；储备键：按动“储备”键，仪器即可储备当前波形到 RAM ；调用键：按下“调用”键，仪器可以调出储备的波形予以显示；暂停键：按下“暂停键”，显示器上固定当前显示的波形；4. 测试方案与测试结果4.1 测试仪器与设备本设计对波形测试所选用的相应仪器与设备的相关信息如表1 所示；欢迎下载精品学习资源档位1v/div100mv/div幅度1v5v8v100mv500mv800mv频10hz1.0v4.8v7.6v90mv480mv770mv率1Khz0.9v4.9v7.8v110mv470mv760mv100Khz0.8v4.4v7.7v110mv460mv770mv误差10%6%3.75%10%6%4.2%表 3 扫描速度测试数据表档位1us/div1ms/div100ms/div周期20us10us2us2ms5ms10ms100ms25ms12.5ms24ms12.2ms22ms12.1ms5mv18.5us9.7us2.10us1.9ms4.6ms9.5ms96ms24ms12.2ms误差6.7%4%4.8%6.7%6%4%3.3%4%2.7%表 1测试仪器与设备列表仪器名称示波器函数信号发生器型号ADS1024C TFG2030技术指标0Hz100MHz0Hz 20MHz用途检测输出波形输入信号信号源4.2 测试结果4.2.1 触发功能测试通过键盘上相应触发功能键的输入，液晶显示屏上波形产生的相应变化如下所述：（1） ）触发电平连续可调测试：调剂触发电路电位器，输出波形起始点可以连续变化；（2） ）上升沿、下降沿测试：任意调剂触发电平的高低，输出波形的起始点相应处于上升沿或下降沿；4.2.2 垂直灵敏度及扫描速度的测试本设计的输入信号选取正弦波，对输出波形垂直灵敏度和扫描速度的测试结果分别如表 2、表 3 所示；表 2 垂直灵敏度测试数据表幅度3v0.3v18.7us9.5us2.10us1.9ms4.7ms9.6ms96ms18.8us9.6us2.09us1.8ms4.8ms9.7ms97ms由表 2、表 3 中数据知，测量结果都在测量误差答应范畴内，中意题目要求的误差 10%，很好地完成了设计任务4.2.3 储备 / 调用测试通过键盘上相应功能键的输入，可得连续触发模式下，按“储备”键，存欢迎下载精品学习资源储当前波形，波形稳固；去掉输入信号，按“调用”键，显示储备的波形；5. 总 结设计接受 FPGA 最小系统为把握核心，实现了一款具有特色的VGA 显示数字示波器；通过测试，系统不但完成了基本要求，也完成了发挥部分的要求；经过几天的努力实践，不断的测试，不断的改进电路和程序，我们最终圆 满完成了设计任务；用EXCD-1 可编程片上系统开发板实现了该系统不行比拟的优越性，集中表达在能耗低、实现功能齐全、外围电路简洁、时间运算精确 以及可爱护性强；在设计过程中，我们不仅仅使自身水平得到了检验，更重要的是学到很多课本上没有的学问，使自己得到了进一步的提高；同时也特别感谢各位老师和同学的帮忙和支持，使我们这次设计能够顺当完成；参考文献 1潘松，黄继业 EDA 技术有用教程科学出版社， 2002 年第一版 2邢建平，曾繁泰著 . VHDL 程序设计教程，清华高校出版社， 2005.11 3全国高校生电子设计竞赛组委会，全国高校生电子设计竞赛获奖作品汇编，北京：北京理工高校出版社， 2004.8附录附录 1、PS/2 键盘接口原理图附录 2、ADS931E 的内部结构图附录 3、VGA把握电路时序产生原理框图附录 4、FPGA 最小系统框图附录 5、ADS931 的应用电路附录 6 顶层源程序library IEEE；use IEEE.STD_LOGIC_1164.ALL； use IEEE.STD_LOGIC_ARITH.AL；Luse IEEE.STD_LOGIC_UNSIGNED.A；LL- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.欢迎下载精品学习资源-library UNISIM；-use UNISIM.VComponents.all；entity top_vga isportclk : in std_logic； -50mhz-reset : in std_logic；hsy : out std_logic；vsy : out std_logic；r,g,b : out std_logic；欢迎下载精品学习资源end top_vga ；ads931 : in std_logic_vector7 downto 0；ad_clk_out : out STD_LOGIC；ads931_out : out std_logic_vector7 downto 0；oe : out STD_LOGIC；欢迎下载精品学习资源architecture Behavioral of top_vga issignal xaddr,yaddr : std_logic_vector9 downto 0；signal clk25 : std_logic；signal rom_addr :std_logic_vector3 downto 0；signal rom_data : std_logic_vector15 downto 0； signal r1,g1,b1,r2,g2,b2,r3,g3,b3,r4,g4,b4: std_logic；signal we : std_logic；-signal ram_addr :std_logic_vector9 downto 0；signal ram_data : std_logic_vector7 downto 0；signal addr_ram : std_logic_vector9 downto 0；signal q1,q2,q3,q4,q5,q6 : std_logic_vector3 downto 0；signal reset: std_logic:='1'；component pin-定制的 ROM port addr: IN std_logic_VECTOR3 downto 0；clk: IN std_logic；dout: OUT std_logic_VECTOR15 downto 0；end component；component textvga -用于显示汉字portdatain: in std_logic_vector15 downto 0；clk25: in std_logic；-25mhzhcnt : in std_logic_vector9 downto 0； vcnt : in std_logic_vector9 downto 0；rom_addr: out std_logic_vector3 downto 0；r,g,b : out std_logic；end component；component cont2portclk: in std_logic；-50mhz reset : in std_logic；clk25mhz: out std_logic ；end component；欢迎下载精品学习资源component vgaPort clock:in std_logic；-25mhzreset:in std_logic；hsyncb:out std_logic；vsyncb:out std_logic；Xaddr:out std_logic_vector9 downto 0；Yaddr:out std_logic_vector9 downto 0；欢迎下载精品学习资源end component；component xyrgbportend component；hcnt,vcnt: in std_logic_vector9 downto 0；r,g,b: out std_logic；欢迎下载精品学习资源component wave_ram port addr: IN std_logic_VECTOR9 downto 0；clk: IN std_logic；din: IN std_logic_VECTOR7 downto 0；dout: OUT std_logic_VECTOR7 downto 0；we: IN std_logic；end component；component wavevgaportdatain: in std_logic_vector7 downto 0；clk25: in std_logic；-25mhzhcnt : in std_logic_vector9 downto 0；vcnt : in std_logic_vector9 downto 0；ram_addr: in std_logic_vector9 downto 0；r,g,b : out std_logic ；end component；component ads931eportclk : in STD_LOGIC；ad_clk_out : out STD_LOGIC；oe : out STD_LOGIC；addr_ram: out std_logic_vector9 downto 0；end component；component num_vgaPort q1 : in STD_LOGIC_VECTOR 3 downto 0；q2 : in STD_LOGIC_VECTOR 3 downto 0；q3 : in STD_LOGIC_VECTOR 3 downto 0；q4 : in STD_LOGIC_VECTOR 3 downto 0；q5 : in STD_LOGIC_VECTOR 3 downto 0；q6 : in STD_LOGIC_VECTOR 3 downto 0；欢迎下载精品学习资源hcnt : in STD_LOGIC_VECTOR 9 downto 0；vcnt : in STD_LOGIC_VECTOR 9 downto 0；clk25 : in STD_LOGIC；r : out STD_LOGIC；g : out STD_LOGIC；b : out STD_LOGIC；end component；component top_jipinportclk : in std_logic；-50mhzads_931 : in STD_LOGIC_VECTOR 7 downto 0；q1,q2,q3,q4,q5,q6 : out std_logic_vector3 downto 0；ram_en : out std_logic；end component；beginreset<='1'；ads931_out<=ads931； r<=r1 or r2 or r3 or r4；g<=g1 or g2 or g3 or g4；b<=b1 or b2 or b3 or b4；-we<='1'；u1:cont2 port map clk=>clk, reset=>reset,clk25mhz=>clk25；u2:vga port map clock=>clk25,reset=>reset,hsyncb=>hsy,vsyncb=>vsy,xaddr=>xaddr,yaddr=>yaddr ；u3:xyrgb port map hcnt=>xaddr,vcnt=>yaddr,r=>r1,g=>g1,b=>b1；u4:pin port map addr=>rom_addr,clk=>clk25,dout=>rom_data；u5:textvga port map datain=>rom_data,clk25=>clk25,hcnt=>xaddr,vcnt=>yaddr,rom_addr=>rom_ addr,r=>r2,g=>g2,b=>b2；u6: wave_ram port map addr => addr_ram,clk => clk25,din =>ads931,dout => ram_data,we => we；u7:wavevga port map datain=>ram_data,clk25=>clk25,hcnt=>xaddr,vcnt=>yaddr,ram_addr=>addr_ram,r=>r3,g=>g3,b=>b3；u8:ads931e port map clk=>clk,ad_clk_out=>ad_clk_out,oe=>oe,addr_ram=>addr_ram；u9:num_vgaPort map q1=>q1, q2=>q2, q3=>q3, q4=>q4, q5=>q5, q6=>q6,hcnt=>xaddr, vcnt=>yaddr, clk25=>clk25,r=>r4, g=>g4, b=>b4 ；u10:top_jipinport map欢迎下载精品学习资源clk=>clk, ads_931=>ads931, q1=>q1, q2=>q2, q3=>q3, q4=>q4, q5=>q5, q6=>q6, ram_en=>we；end Behavioral；版权申明本文部分内容，包括文字、图片、以及设计等在网上搜集整理；版权为潘宏亮个人全部This article includes some parts, including text, pictures, and design. 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