2022年FPGAOFDM系统设计方案与实现.docx

精品学习资源封面欢迎下载精品学习资源作者： PanHongliang仅供个人学习基于 FPGA的 OFDM系统设计与实现欢迎下载精品学习资源建立了一个基于 FPGA的可实现流水化运行的 OFDM 系统的硬件平台，包括模拟前端、基于FPGA的 OFDM 调制器和 OFDM解调器；重点给出了 OFDM调制解调 器的实现构架，对 FPGA实现方法进行了详细的描述，介绍了系统调试方法，并对系统进行了性能评判；近年来,随着数字信号处理 DSP 和超大规模集成电路 VLSI技术的进展,正交频分复用 OFDMOrthogonal Frequency Division Multiplexing技术的应用有了长足的进步和宽敞的进展前景；IEEE802.11a 中就将正交频分复用作为物理层的传输技术；欧盟在数字音频广播DAB、地面数字视频广播DVB2T、高清晰度电视 HDTV以及 2003 年 4 月公布的无线城域网WMAN802.16a等争论中都使用了正交频分复用技术作为信道的传输手段；在 正交频分复用技术逐步成熟的今日 ,如何降低通信系统的成本 ,使之更广泛地应用于数传系统中 ,已成为正交频分复用争论的热点；本文基于802.16a 协议的原理架构，本着小成本、高效率的设计思想，建立了一个基于FPGA的可实现流水化运行的 OFDM系统的硬件平台，包括模拟前端及OFDM调制器及 OFDM解调器，用来实现 OFDM的远距离无线传输系统；1 模拟前端模拟前端主要包括发送端 DA模块、接收端 AD模块和射频模块；发送端 DA模块主要由 XILINX 公司的 FPGA XC2V1000芯片和数模转换芯片 AD9765、滤波器和放大器构成，基带处理调制后数据在把握时钟同步下送入 FPGA进行降峰均比等算法的处理，然后经过交叉将其送入AD9765进行数模转换并上变频到 70MHz，输出的模拟信号再经声表滤波器后放大进入下一级射频模块；发送端 DA模块硬件结构框图如图1 所示；接收端 AD模块主要由增益放大器、带通滤波、采样芯片AD9238和数字下变频器 GC1012构成； AD模块的主要功能是完成中频信号的采样和数字下变频，在 FPGA XC2V100中0 完成符号同步算法，其输出送OFDM解调器；接收端AD模块硬件结构框图如图2 所示；射频模块工作在 70MHz中频上，射频模块的功能是将完成调制的中频信号搬移到射频波段上，或者将空中的接收信号下变频到模拟前端所需的中频波段上；欢迎下载精品学习资源2 OFDM调制器实现架构在 OFDM系统中， OFDM调制器主要完成 OFDM数据的调制；图 3 为 OFDM调制器的结构框图； OFDM的调制器接受 N=120个数据子信道， 8 个导 频信道； 120 个数据子信道都接受 QPSK的信道调制， 8 个导频信道接受 BPSK的信道调制；为了使用基带传输，进行添零处理 添加 128 个 0 ，使频带扩展 1 倍；经过逆序处理后，接受 256 点的 IFFT 进行 OFDM调制；系统时钟为 80MHz，用 FPGA完成数据的编码和调制，最终以读时钟为500kHz 的速率送往 D/A ；在 FPGA中，依据详细的参数要求实现了OFDM系统中的调制功能，其工作 流程为：数据发生器 M 序列产生器 发送数据，串并转换后储备在256×2位的RAM_in中，当接收够一帧数据所需要的信息量后，从RAM_in中读取数据进行QPSK映射、过采样添零，随后插入导频模块；与此同时， IFFT 模块接收 QPSK 映射、过采样添零和插入导频模块发送出的数据；当QPSK、添零、共轭模块处理完 1 个数据包的数据后， IFFT 模块开头运算，进行 OFDM的 IFFT 调制，经IFFT 模块运算后的数据轮换存入 RAM_ou1或者 RAM_ou；2 把握模块发出访能信号，先从数据输出模块中读取同步头发送，同步头发送完成后，再从RAM_ou1 或者 RAM_ou2中读取循环前缀和数据块；当 IFFT模块运算完的数据全部送出 后，把握模块判定开头处理下一包数据，处理到第10 包数据，就通知外部把握器一帧数据处理完成；3 OFDM解调器实现架构在 OFDM系统中，解调器主要是对接收 A/D采样来的数据进行解调；图 4 为OFDM解调器的结构框图；在 FPGA中, 依据参数要求实现：将从A/D 以 500kHz 的速率采样来的数据存入 RAM 当中，当接收到第 64 个帧头数据时，开头运算局部自相关函数；每接收到一个帧头数据，取出 8 位 最高位无效，剩余 7 位为巴克码 ，运算一次xi*xi+j，并储备、判定，是否有相关最大值，假如有，就判定计数器加1，在一个帧头短前导字部分中，共有10 个短前导字片，每一片为 64 个采样点；当接收到第 640 个数据后，判定累加器是否超过了门限值640×3， 假如累加门限值达到 1920，就认为有帧到达，整体把握模块产生使能信号，表示粗同步终止，预备接受长前导字，进行细同步和频偏估量运算，否就，将累加计数器清零，重新开头接受帧头；帧到达检测和帧同步过程完成后，再将接收到的数据存入到解帧模块的数据 RAM中；当数据 RAM中存满 256 点的数据后，整体 把握模块发出读使能信号、解帧使能信号和FFT的 START信号，从 RAM中读取数据，送往 FFT 进行 OFDM的解调；然后去除循环前缀，去除添加的零和导频信息；最终经过 QPSK的反映射和并串转换后，仍原成原始数据读出，并等下一帧数据的接收；欢迎下载精品学习资源4 系统调试与性能分析接受 OFDM技术的无线城域网通信系统是一个比较复杂的系统；利用 Matlab 仿真完成系统可行性论证后，需要考虑如何利用FPGA完成这个算法流程， 这需要考虑接受特定 FPGA进行运算时有限字长以及浮点运算的特点和系统所占用的 FPGA资源，以保证系统的规模不至于过大而超过特定FPGA运算的储备 才能；经过在硬件设备上的调试，最终完成接受OFDM技术的城域网无线通信系统；通过仿真完成可行性论证后，在以Altera公司的 EP1C6Q240C芯8 片为基础的FPGA硬件平台上，实现了以 QPSK为调制形式，以 FFT/IFFT 变换为主的 OFDM 技术的城域网无线通信系统；4.1 IFFT模块发送端系统的主时钟频率设计为 80MHz，整体接受同步时序规律；发送端 M序列的产生速率设定为 80Mbps；送往 D/A 的数据速率设定为 500kHz；在数据接收模块，数据收到后立刻储备，占用时间即为PC发送数据的时间；在QPSK、添零、导频插入模块，由于没有中间储备器，从 RAM读 出数据，经过映射后就直接输出，整个模块需要 256 个时钟周期； IFFT 模块接受流水线结构的算法，运算 256 点 IFFT 需要 128×8个蝶型单元，合计需要 40 960 个时钟，加上输入输出所占用的时间，总共约需要41 216 个时钟周期 中间有一些状态的跳转，合计 512 s ；在数据输出模块，其输入是 IFFT模块的输出，它的输出速率由 D/A 把握；在 FPGA中， OFDM调制器的规律单元的使用情形见表 1，OFDM解调器的规律单元的使用情形见表2， IFFT 的运算结果见图 5；在表 1 和表 2 中，调制器和解调器中所含有的引脚数过多，主要缘由是在这些引脚中仍含有很多用于调试和测量的引脚，在整个系统调试时，可以将调试和测量用的引脚去掉，只留有数据、地址和把握引脚；在解调器中需要用到大量的储备单元，但考虑到 Cyclone 系列的储备单元有限，而规律单元丰富的情形，故在解调器中，在几乎耗尽 EAB单元时，用规律单元来构造所需的储备器，可以实现正常的储备功能；在开发工程中，主要用到的开发工具由 Altera 公司的 QuartusII 及Mathworks 公司的 Matlab ；验证过程如下 :·Matlab 随机生成一组 128 个复数，然后依据 OFDM帧格式插入 0 得到256 复数点的一个符号，并写入文件 如 datain.dat ；欢迎下载精品学习资源在 QuartusII中生成 IFFT的仿真波形文件 ifft.vwf,另存为ifft.tbl，并删除其余信号，仅保留 I&Q 输入数据， 24bit；在 UltraEdit中打开 ifftt.tbl、datain.dat,用 datain.dat中的随机数代替 ifft.tbl中的 I&Q 数据，储存 ifft.tbl；在 QuartusII中打开 ifft.tbl，将 I&Q 复制到 ifft.vwf中，开头运行仿真；·将仿真结果另存为 dataout.tbl,用 Matlab 读取与原数据在 Matlab 下的IFFT 变换结果进行比较分析；给出一组随机数据输入，经过 FPGA中的 IFFT 模块变换得到时域幅度如图6 实部 、图 7 虚部 所示；而将同样的随机数经过 MATLAB变换，得到的时域幅度如图 8 实部 、图 9 虚部 所示；实际测量与仿真运算的方差分析如图10 实部 、图 11 虚部 所示；两者结果基本一样；OFDM中的 FFT模块设计及其 FPGA实现2021-02-28嵌入式在线保藏 |打印正交频分复用 OFDM是 一种多载波调制技术，可以有效地对抗频率选择性衰落和窄带干扰，并且有较高的频谱利用率；OFDM技术已经成功地应用于非对称数字用户环路ADSL、数字音频广播 DAB、高清晰度电视 HDTV、电力线载波通信 PLC 、无线局域 网WLAN等系统中；典型的 OFDM基带收发机如图 1 所示，其中的多载波调制 / 解调由 IFFT/FFT 来实现；对于 FFT处理器的实现， 目前通用的方法是接受 DSP、专用 FFT处理芯片和 FPGA；用 DSP实现 FFT的处理速度较慢，不能中意某些高速信号实欢迎下载精品学习资源时处理的要求；专用的FFT处理 芯片虽然速度较快，但外围电路相对复杂，不易扩展，且价格昂贵；新一代 FPGA资源丰富，易于组织流水和并行的结构，用其实现 FFT，不仅可以提高处理速 度，而且具有灵敏性高，开发费用低的特点；1 设计与实现本设计为 128 点 FFT，接受简洁有用的基 2 时间抽取 DIT 算 法；该模块的 FFT处理共需 3 个过程，即外部数据倒序输入过程， FFT中间运算过程 128 点的 FFT运算可分解成 7 级运算，每级 64 个基 2 蝶形运算 和运算结果正序输出过程；整个 FFT模块内部结构简图如图 2 所示；该 FFT模块主要包 括蝶形运算单元、把握单元和储备单元 ROM和双口 RAM；1.1 蝶形运算单元基 2 时间抽取蝶形运算信号流图如图3 所示；由上述公式可以看出，一个基 2 蝶形运算要进行 1 次复乘、 2 次复加；如在一个时钟周期内完成复乘，就需要4 个实数乘法器和 2 个实数加法器；由于一个蝶形运算需要取两个输入数据，而只存在1 次复乘，所以可以用2 个时钟周期来完成 1 次复乘，即可以对实数乘法器进行复用，从而削减乘法器的数目同时不降低处理速度；改进后的基 2 蝶形运算单元充分利用了 FPGA片内的寄存器， 接受流水和并行的结构将复乘所需的4 个实数乘法器削减到 2 个，其规律结构如图 4；从中可以看 出，蝶形运算单元主要由寄存器、选择器、乘法器和加法器构成；左边 3 个选择器用来选择做乘法的数据，右边2 个选择器用来选择加法器的加减功能；该蝶形运算单元中的复乘运算是 2 个 8 比特的复数相乘得到 15比特的复数；由于输入数据和旋转因子的8 比特数据实际上表征的是模值不大于“ 1”的复小数，所 以复乘运算的输出结果用 15 比特表示并不会产生溢出；2 个 15 比特的数据进行复加运算得到 16 比特的结果；为便于下一级运算，将复加运算输出的 16 比特数 据截掉低 8 位 接受定点四舍五人的方法以减小误差 ；128 点 FFT的 7 级运算中每一级的数据都相当于先左移了7 位 旋转因子欢迎下载精品学习资源的模值为 128 ，而后又截 掉了低 8 位，所以每一级都相当于做了除2 运算， 故此 128 点 FFT输出结果是理论值的 1/27 ；1.2 把握单元把握单元是整个 FFT模块的核心；主要有以下两个功能：1) 供应各个模块的运算使能；当检测到输入口的 FFT_start信号后，立刻开头接收数据，并反 序储备到 RAM中；在 128 个时钟周期之后，启动各级的蝶形运算，并同时产生RAM的 读写使能信号；在第 7 级运算终止时，供应数据输出的标志FFT_done， 并把握 RAM同步正序输出数据；2) 产生各级运算所需的地址产生 FFT输入的倒序地址和输出的正序地址 正序和倒序均用同步计数器实现，正序为当前计数器的输出，倒序为当前计数器的高位与低位的对应位全部对调后的 输出 ；各级运算的地址 依据计数器的输出，依据各级蝶形运算的规律产生；先产生蝶形运算第一个数据的RAM地址，再产生其次个数据的 RAM地址；在产生 以上两个取数地址的同时，产生所对应的旋转因子的ROM取数地址 ；1.3 储备单元欢迎下载精品学习资源该 FFT模块中的储备单元 ROM和双口 RAM由的 CORE Generator工具依据 FPGA的型号生成；Xilinx ISE 6.2i欢迎下载精品学习资源本 FFT设计中有 2 个 ROM分别用来储备旋转因子，并以补码的形式将它们依据 *.mif格式文件输出；用工具例化 ROM，将*.mif文件写入各自的 ROM初始化文件中，完成对ROM的初始化；通常的 FFT设计接受的是有 2 块 按实、虚部分开算是 4 块RAM的“乒乓”式结构，而在处理速度要求不太高的情形下，可以接受1 块 按实、虚部分开算是 2 块RAM来完成，进而节省 RAM资源，便于以后的 ASIC开发；在此 FFT模块的设计中，有 2 个分别用来储备数据实部和虚部的双口RAM端 口a 只 写，端口 b 只读 ；RAM的两端口可以在读写地址不同的情形下同时工作，即在通过端口 b 从 RAM中读取蝶形运算数据的同时，也在通过端口a 往 RAM中写入上几次蝶形运算的结果；欢迎下载精品学习资源2 仿真与分析接受 Verilog HDL对所设计的 FFT模块进行 RTL描述； FFT处理点数为 128，输入输出用 8 比特补码表示；接受 MoldSim SE 5.8a 对整个设计进行功能仿真，接受 Synplify Pro 7.3.3进行综合；使用 Xilinx的 ISE 6.2i 工具配置比特流下载； FPGA选用 Xilinx Spartan II系列中的 xc2s200pq208- 5；用 MoldSim 进行仿真的局部时序如图 5 所示；将 MATLAB的运算结果与 FPGA的仿真结果进行对比，如图 6 所示；可见两组结果能较好地吻合，从而验证了所设计的FFT模块的正确性；整个 FFT模块在 Spartan II的 xc2s200pq208-5 上共用去规律单元LUTs393 ，占总资源的 8，这样就为 OFDM系统其他模块的设计节省了大 量资源；128 点 FFT需要完成蝶形运算 128/2 ×log2128=448 次，每个蝶形运算需要 2 个时钟周期，蝶形运算需要 7 个时钟周期的延时，收发外部数据需要 128×2=256 个时钟 周期，所以整个 FFT运算共需要时钟周期448×2+7+256=1159个，在处理速度上达到了预期的目标；3 结论本文中设计的 FFT模块接受基 2 时间抽取算法，用 verilog HDL 对其进行了 RTL描述，用 MoldSim 和 Synplify工具进行了仿真和综合，并在Xilinx Spartan II FPGA中进行了验证；此外， FFT运算结果的精度与输入数据的位数及运算过程中的位数有关；在定点运算中，储备器数据的位数越大，运算精度越高，使用的储备 单元和规律单元也越多；在 OFDM系统的实际应用中，可以依据实际情形折衷选择 FFT模块的精度和资源；本文所设计的 FFT模块的输入、输出和旋转因子为8 比特数据， 接受了 1 块 按实、虚部分开算是 2 块 双口 RAM和基 2 单蝶形流水运算的结构，达到了某些 OFDM系统对 FFT模块的精度和资源的要求，为 OFDM系统的 ASIC的开发供应了很好的依据；欢迎下载精品学习资源版权申明本文部分内容，包括文字、图片、以及设计等在网上搜集整理；版权为潘宏亮个人全部This article includes some parts, including text, pictures, and design. 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