2022年基于FPGA的多功能电子时钟设计报告书.docx

精品学习资源基于 FPGA地多功能时钟地设计欢迎下载精品学习资源毕业设计（论文）原创性声明和使用授权说明原创性声明本人正式承诺：所呈交地毕业设计（论文），是我个人在指导老师地指导下进行 地讨论工作及取得地成果 .尽我所知，除文中特殊加以标注和致谢地地方外，不包含其他人或组织已经发表或公布过地讨论成果，也不包含我为获得及其它训练机构地学位 或学历而使用过地材料 .对本讨论供应过帮忙和做出过奉献地个人或集体，均已在文中作了明确地说明并表示了谢意.作者签名：日 期：指导老师签名：日期：使用授权说明本人完全明白高校关于收集、储存、使用毕业设计（论文）地规定，即：依据学校要求提交毕业设计（论文）地印刷本和电子版本；学校有权储存毕业设计（论文） 地印刷本和电子版，并供应目录检索与阅览服务；学校可以采纳影印、缩印、数字化或其它复制手段储存论文；在不以赢利为目地前提下，学校可以公布论文地部分或全部内容 .作者签名：日期：欢迎下载精品学习资源第一章绪论现代社会地标志之一就是信息产品地广泛使用，而且是产品地性能越来越强，复 杂程度越来越高，更新步伐越来越快.支撑信息电子产品高速进展地基础就是微电子制造工艺水平地提高和电子产品设计开发技术地进展. 前者以微细加工技术为代表，而后者地代表就是电子设计自动化（electronic design automatic, EDA）技术 .本设计采纳地 VHDL是一种全方位地硬件描述语言，具有极强地描述才能，能支持系统行为级、寄存器传输级和规律门级这三个不同层次地设计；支持结构、数据流、 行为三种描述形式地混合描述，掩盖面广，抽象才能强，因此在实际应用中越来越广泛.ASIC是专用地系统集成电路，是一种带有规律处理地加速处理器；而FPGA是特殊地ASIC芯片，与其它地 ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳固以及可实时在线检测等优点.在掌握系统中，键盘是常用地人机交换接口，当所设置地功能键或数字键按下地 时候，系统应当完成该键所对应地功能.因此，按键信息输入是与软件结构亲密相关地过程 .依据键盘结构地不同，采纳不同地编码方法，但无论有无编码以及采纳什么样地编码，最终都要转换成为相应地键值，以实现按键功能程序地转移.1钟表地数字化给人们生产生活带来了极大地便利，而且大大地扩展了钟表原先地报时功能 .诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气地自动启用等，全部这些都是以钟表数字化为基础地.因此讨论数字钟以及扩大其应用有着特别现实地意义.1.1 选题背景本节将从 FPGA嵌入式应用开发技术与数字钟技术进展地客观实际动身，通过对该技术进展状况地明白及课题本身地需要，指出讨论基于FPGA地芯片系统与设计 数字钟地设计与实现地必要性.1.1.1 课题相关技术地进展当今电子产品正向功能多元化, 体积最小化 ,功耗最低化地方向进展 .它与传统地电子产品在设计上地显着区分是大量使用大规模可编程规律器件，使产品地性能提高，体积缩小，功耗降低，同时广泛运用现代运算机技术，提高产品地自动化程度和竞争 力，缩短研发周期 .EDA 技术正是为了适应现代电子技术地要求，吸取众多学科最新科技成果而形成地一门新技术.美国 ALTERA 公司地可编程规律器件采纳全新地结构和先进地技术，加上Quartus开发环境，使得其更具有高性能，开发周期短等特点，特别便利进行电子产品地开发和设计 .2欢迎下载精品学习资源EDA 技术以大规模可编程规律器件为设计载体，以硬件描述语言为系统规律描述主要表达方式，以运算机和大规模可编程规律器件地开发软件及试验开发系统为设计工具，自动完成用软件地方式设计地电子系统到硬件系统地规律编译、规律化简、规律分割、规律映射、编程下载等工作，最终形成集成电子系统或专用集成芯片地一门新技术 .本设计是利用 VHDL 硬件描述语言结合可编程规律器件进行地，并通过数码管静态显示走时结果 .数字钟可以由各种技术实现，如单片机等.利用可编程规律器件具有其它方式没有地特点，它具有易学、便利、新奇、好玩、直观，设计与试验胜利率高、理论与实践结合紧密、积小、量大、/O 口丰富、编程和加密等特点，并且它仍具有开放地界面、丰富地设计库、模块化地工具以及LPM 定制等优良性能，应用特别便利.因此，本设计采纳可编程规律器件实现.1.1.2 课题讨论地必要性现在是一个学问爆炸地新时代. 新产品、新技术层出不穷，电子技术地进展更是日新月异 .可以毫不夸张地说，电子技术地应用无处不在，电子技术正在不断地转变着我们地生活，转变着我们地世界.在这快速进展地岁月，时间对人们来说是越来越珍贵， 在快节奏地生活时，人们往往遗忘了时间，一旦遇到重要地事情而遗忘了时间，这将会带来很大地缺失，因此我们需要一个定时系统来提示这些劳碌地人. 数字化地钟表给人们带来了极大地便利 .近些年，随着科技地进展和社会地进步，人们对数字钟地要求也越来越高，传统地时钟已不能满意人们地需求，多功能数字钟不管在性能仍是在样式上都发生了质地变化，有电子闹钟、数字闹钟等等.1.2 课题讨论地内容本设计主要讨论基于 FPGA地数字钟，要求时间以24 小时为一个周期，显示时、分. 具有校时以及整点报时功能，可以对时、分进行单独校对，使其校正到标准时间.校对时间由 1 ×5 矩形键盘进行掌握，为了保证计时地稳固及精确须由晶体振荡器供应时间基准信号 .欢迎下载精品学习资源其次章 FPGA 简介2.1 FPGA 概述FPGA是现场可编程门阵列（ Field Programmable Gate Array）地简称，与之相应地CPLD是复杂可编程规律器件（ Complex Programmable Logic Device）地简称，两者地功能基本相同，只是实现原理略有不同，有时可以忽视这两者地区分，统称为可编程规律器件或 CPLD/PGFA.CPLD/PGFA几乎能完成任何数字器件地功能，上至高性能CPU，下至简洁地 74电路. 它犹如一张白纸或是一积累木，工程师可以通过传统地原理图输入或硬件描述语言自由地设计一个数字系统.通过软件仿真可以事先验证设计地正确性，在 PCB完成以后，利用 CPLD/FPGA地在线修改功能，随时修改设计而不必改动硬件电路 .使用 CPLD/FPGA开发数字电路，可以大大缩短设计时间，削减PCB面积，提高系统地牢靠性 .这些优点使得 CPLD/FPGA技术在 20世纪 90岁月以后得到飞速地进展， 同时也大大推动了 EDA软件和硬件描述语言HDL地进步 .32.2 FPGA 基本结构FPGA具有掩膜可编程门阵列地通用结构，它由规律功能块排成阵列，并由可编程地互连资源连接这些规律功能块来实现不同地设计.FPGA一般由 3种可编程电路和一个用于存放编程数据地静态储备器SRAM组成 .这3种可编程电路是：可编程规律模块（CLB-Configurable Logic Block）、输入 / 输出模块（IOB-I/O Block）和互连资源（ IRInterconnect Resource） . 可编程规律模块 CLB是实现规律功能地基本单元，它们通常规章地排列成一个阵列，散布于整个芯片；可编程输入 / 输出模块（ IOB ）主要完成芯片上地规律与外部封装脚地接口，它通常排列在芯片地四周；可编程互连资源包括各种长度地连接线段和一些可编程连接开关，它们 将各个 CLB之间或 CLB、IOB 之间以及 IOB之间连接起来，构成特定功能地电路.41. CLB是FPGA地主要组成部分 . 图2.1 是CLB基本结构框图，它主要由规律函数发生器、触发器、数据挑选器等电路组成.CLB中3个规律函数发生器分别是 G、F和H，相应地输出是 G、F和H .有G 4个输入变量 G1、G2、G3和G4； F也有 4个输入变量 F1、F2、 F3和F4.这两个函数发生器是完全独立地，均可以实现4输入变量地任意组合规律函数. 规律函数发生器 H有3个输入信号；前两个是函数发生器地输出G和F，而另一个输入 信号是来自信号变换电路地输出H1. 这个函数发生器能实现 3输入变量地各种组合函数 . 这3个函数发生器结合起来，可实现多达9变量地规律函数 .欢迎下载精品学习资源CLB中有很多不同规格地数据挑选器（四选一、二选一等），通过对CLB内部数据挑选器地编程，规律函数发生器G、F和H地输出可以连接到 CLB输出端 X或Y，并用来挑选触发器地鼓励输入信号、时钟有效边沿、时钟使能信号以及输出信号.这些数据挑选器地地址掌握信号均由编程信息供应，从而实现所需地电路结构.CLB中地规律函数发生器F和G均为查找表结构，其工作原理类似于ROM.F和G地输入等效于 ROM地地址码，通过查找 ROM中地地址表可以得到相应地组合规律函数输出. 另外，规律函数发生器 F和G仍可以作为器件内高速 RAM或小地可读写储备器使用，它由信号变换电路掌握 .2. 输入/ 输出模块 IOB.IOB 供应了器件引脚和内部规律阵列之间地连接.它主要由输入触发器、输入缓冲器和输出触发/ 锁存器、输出缓冲器组成 .每个 IOB掌握一个引脚，它们可被配置为输入、输出或双向I/O 功能 .当IOB掌握地引脚被定义为输入时，通过该引脚地输入信号先送入输入缓冲器.缓冲器地输出分成两 路：一路可以直接送到 MUX，另一路延时几个纳秒（或者没有延时）后送到输入通路D 触发器，再送到数据挑选器.通过编程给数据挑选器不同地掌握信息，确定送至CLB阵列地 I1 和I2 是来自输入缓冲器，仍是来自触发器.当IOB 掌握地引脚被定义为输出时，CLB阵列地输出信号 OUT也可以有两条传输途径：一条是直接经 MUX送至输出缓冲器，另一条是先存入输出通路D触发器，再送至输出缓冲器 .IOB 输出端配有两只 MOS管，它们地栅极均可编程，使MOS管导通或截止，分别经上拉电阻接通 VCC、地线或者不接通，用以改善输出波形和负载才能.3. 可编程互连资源 IR. 可编程互连资源 IR可以将 FPGA内部地 CLB和CLB之间、 CLB和IOB之间连接起来，构成各种具有复杂功能地系统.IR 主要由很多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路地连接.2.3 FPGA 系统设计流程一般说来，一个比较大地完整地工程应当采纳层次化地描述方法：分为几个较大地模块，定义好各功能模块之间地接口，然后各个模块再细分去具体实现，这就是自顶向下地设计方法 .目前这种高层次地设计方法已被广泛采纳.高层次设计只是定义系统地行为特点，可以不涉及实现工艺，因此仍可以在厂家综合库地支持下，利用综合优化工具将高层次描述转换为针对某种工艺优化地网络表，使工艺转化变得轻而易举.CPLD/FPGA系统设计地工作流程如图 2.2 所示.流程说明：欢迎下载精品学习资源1. 工程师依据 “自顶向下 ”地设计方法进行系统划分 .2. 输入VHDL代码，这是设计中最为普遍地输入方式. 此外，仍可以采纳图形输入方式，这种输入方式具有直观、简洁懂得地优点.3. 将以上地设计输入编译成标准地VHDL文件 .4. 进行代码级地功能仿真，主要是检验系统功能设计地正确性.这一步骤适用于大型设计，由于对于大型设计来说，在综合前对源代码仿真，就可以大大削减设计重复地次数和时间 .一般情形下，这一仿真步骤可略去 .5. 利用综合器对 VHDL源代码进行综合优化处理，生成门级描述地网络表文件，这是将高层次描述转化为硬件电路地关键步骤.综合优化是针对 ASIC芯片供应商地某一产品系列进行地，所以综合地过程要在相应地厂家综合库地支持下才能完成.6. 利用产生地网络表文件进行适配前地时序仿真，仿真过程不涉及具体器件地硬件特性，是较为粗略地 .一般地设计，也可略去这一步骤.7. 利用适配器将综合后地网络表文件针对某一具体地目标器件进行规律映射操作，包括底层器件配置、规律分割、规律优化和布局布线.8. 在适配完成后，产生多项设计结果： a.适配报告，包括芯片内部资源利用情形， 设计地布尔方程描述情形等； b. 适配后地仿真模型； c.器件编程文件 .依据适配后地仿真模型，可以进行适配后时序仿真，由于已经得到器件地实际硬件特性（如时延特性），所以仿真结果能比较精确地预期将来芯片地实际性能 .假如仿真结果达不到设计要求，就修改 VHDL源代码或挑选不同速度和品质地器件，直至满意设计要求 .最终将适配器产生地器件编程文件通过编程器或下载电缆载入到目标芯片CPLD/FPGA中.5欢迎下载精品学习资源仿真综合库综合器适配前时序仿真适配器适配后仿真模型器件编程文件适配报告CPLD/ FPGA 实现适配后时序仿真ASIC 实现图2.2 CPLD/FPGA 系统设计流程2.4 FPGA 开发编程原理硬件设计需要依据各种性能指标、成本、开发周期等因素，确定正确地实现方案，画出系统框图，挑选芯片，设计PCB并最终形成样机 .CPLD/FPGA软件设计可分为两大块：编程语言和编程工具.编程语言主要有 VHDL 和Verilog 两种硬件描述语言；编程工具主要是两大厂家Altera 和Xilinx 地集成综合 EDA软件QuartusII 以及第三方工具 .具体地设计输入方式有以下几种：1. HDL 语言方式 .HDL既可以描述底层设计，也可以描述顶层地设计，但它不简洁做到较高地工作速度和芯片利用率. 用这种方式描述地工程最终所能达到地性能与设计人员地水平、体会以及综合软件有很大地关系.2. 图形方式 .可以分为电路原理图描述，状态机描述和波形描述 3种形式 .电路原理图方式描述比较直观和高效，对综合软件地要求不高 .一般大都使用成熟地 IP核和中小规模集成电路所搭成地现成电路，整体放到一片可编程规律器件地内部去，其硬件工作速度和芯片利用率很高，但是当工程很大时，该方法就显得有些繁琐；状态机描述主要用来设计基于状态机思想地时序电路.在图形地方式下定义好各个工作状态，然后在各个状态上输入转换条件以及相应地输入输出，最终生成HDL语言描述，送去综合软件综合到可编程规律器件地内部. 由于状态机到 HDL语言有一种标准地对应描述方式，所以这种输入方式最终所能达到地工作速度和芯片利用率主要取决于综合软件；波形描述方式是基于真值表地一种图形输入方式，直接描述输入与输出地波形关系.2.5 QuartusII设计平台2.5.1 软件开发环境及基本流程本设计所用软件主要是QuartusII ，在此对它做一些介绍 .欢迎下载精品学习资源QuartusII是 Altera 供应地 FPGA/CPLD 开发集成环境， Altera 是世界上最大地可编程规律器件供应商之一 .QuartusII供应了一种与结构无关地设计环境，使设计者能 便利地进行设计输入、快速处理和器件编程.Altera 公司地 QuartusII开发工具人机界面友好、易于使用、性能优良，并自带编 译、仿真功能 .QuartusII软件完全支持 VHDL 设计流程，其内部嵌有VHDL 规律综合器.QuartusII也可以利用第三方地综合工具，如FPGA Compiler II ，并能直接调用这些工具 .同样， QuartusII具备仿真功能，同时也支持第三方地仿真工具.此外， QuartusII 与 MATLAB 和 DSP Builder 结合，可以进行基于FPGA地 DSP 系统开发，是 DSP 硬件系统实现地关键EDA 技术 .QuartusII包括模块化地编译器.编译器包括地功能模块有分析/ 综合器、适配器、装配器、时序分析器、设计帮助模块、EDA 网表文件生成器、编辑数据接口等. 可以通过挑选 Start Compilation来运行全部地编译器模块，也可以通过挑选Start 单独运行各个模块 .在 Compiler Tool窗口中，可以打开该模块地设置文件或报告文件，或者打开其它相关窗口 .图 2.3 上排所示地是QuartusII编译设计主控界面，它显示了QuartusII自动设计地各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编、时序参数提取以及编程下载几个步骤. 图 2.3 下排地流程框图是与上面地QuartusII设计流程相对比地标准地EDA 开发流程 .图形或HDL编辑Analysis & Synthesis 分析与综合 Filter 适配器 Assembler 编程文件汇编 编辑器Timing Analyzer 时序分析器 设计输入综合或编译适配器件下载仿真图 2.3 QuartusII设计流程在设计输入之后， QuartusII地编译器将给出设计输入地错误报告.QuartusII拥有性能良好地设计错误定位器，用于确定文本或图形设计中地错误.在进行编译后，可对欢迎下载精品学习资源设计进行时序仿真 .在仿真前，需要利用波形编辑器编辑一个波形鼓励文件.编译和仿真检测无误后，便可将下载信息通过QuartusII供应地编程器下载入目标器件中了.6QuartusII图形用户界面地基本设计流程如下：1. 使用 New Project Wizard（ File 菜单）建立新工程并指定目标器件或器件系列.2. 使用 Text Editor （文本编辑器）建立 Verilog HDL 、VHDL 或 Altera 硬件描述语言（ AHDL）设计 . 可以使用 Block Editor （原理图编辑器）建立流程图或原理图. 流程图中可以包含代表其它设计文件地符号；仍可以使用MegaWizard Plug-In Manager生成宏功能模块和 IP 内核地自定义变量，在设计中将它们实例化.3. （可选）使用 Assignment Editor、Settings对话框（ Assignments菜单）、Floorplan Editor或 LogicLock 功能指定初始设计地约束条件.4. （可选）使用 SOPC Builder 或 DSP Builder 建立系统级设计 .5. （可选）使用 Software Builder为 Excalibur 器件处理器或 Nios 嵌入式处理器建立软件和编程文件 .6. 使用 Analysis & Synthesis对设计进行综合 .7. （可选）使用仿真器对设计执行功能仿真.8. 使用 Fitter 对设计执行布局布线. 在对源代码进行少量更换之后，仍可以使用增量布局布线 .9. 使用 Timing Analyzer对设计进行时序分析 .10. 使用仿真器对设计进行时序仿真.11. （可选）使用物理综合、时序底层布局图、LogicLock 功能、 Settings 对话框和Assignment Editor进行设计优化，实现时序关闭.12. 使用 Assembler 为设计建立编程文件.13. 使用编程文件、 Programmer和 Altera 硬件编程器对器件进行编程；或将编程文件转换为其它文件格式以供嵌入式处理器等其它系统使用.14. （可选）使用 SignalTap II Logic Analyzer、 SignalProbe 功能或 Chip Editor 对设计进行调试 .15. （可选）使用 Chip Editor 、Resource Property Editor和 Change Manager进行工程更换治理 .欢迎下载精品学习资源2.5.2 具体设计流程1. 建立工作库文件夹和编辑设计文件第一建立工作库目录，以便储备工程工程设计文件.任何一项设计都是一项工程（Project ），都必需第一为此工程建立一个放置与此工程相关地全部设计文件地文件夹. 此文件夹将被 EDA 软件默认为工作库 . 一般来说， 不同地设计工程最好放在不同地文件夹中，而同一工程地全部文件都必需放在同一文件夹中 .2. 创建工程使用 New Project Wizard可以为工程指定工作目录、安排工程名称以及指定最高层设计实体地名称，仍可以指定要在工程中使用地设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和具体器件等.3. 编译前设置在对工程进行编译处理前，必需做好必要地设置.步骤如下：a. 挑选 FPGA 目标芯片b. 挑选配置器件地工作方式c. 挑选配置器件和编程方式d. 挑选输出设置e. 挑选目标器件闲置引脚地状态4. 全程编译QuartusII编译器是由一系列处理模块构成地，这些模块负责对设计工程地检错、规律综合、结构综合、输出结果地编辑配置，以准时序分析.在这一过程中，将设计工程适配到 FPGA目标器中，同时产生多种用途地输出文件.编译器第一检查出工程设计文件中可能地错误信息，供设计者排除.然后产生一个结构化地以网表文件表达地电路 原理图文件 .假如编译胜利，可以见到工程治理窗口左上角显示了工程（例如工程div ）地层次结构和其中结构模块耗用地规律宏单元数；在此栏下是编译处理流程，包括数据网表建立、规律综合、适配、配置文件装配和时序分析等；最下栏是编译处理信息；中栏式编译报告工程挑选菜单，单击其中各项可以具体明白编译与分析结果.欢迎下载精品学习资源5. 时序仿真工程编译通过后，必需建立VWF 文件对其功能和时序性质进行仿真测试，以明白设计结果是否满意原设计要求.7第三章数字钟总体设计方案3.1 数字钟地构成数字钟实际上是一个对标准频率（1HZ ）进行计数地计数电路.由于计数地起始时间不行能与标准时间（如北京时间）一样，故需要在电路上加一个校时电路，同时标准地 1HZ 时间信号必需做到精确稳固，通常使用石英晶体振荡器电路构成数字钟.3.2 数字钟地工作原理振荡器产生稳固地高频脉冲信号，作为数字钟地时间基准，然后经过分频器输出标准秒脉冲 . 秒计数器满 60后向分计数器进位，分计数器满60后向小时计数器进位，小 时计数器依据 “ 2翻4 1 ”规律计数 .计数满后各计数器清零，重新计数.计数器地输出分别 经译码器送数码管显示 .计时显现误差时，可以用校时电路校时、校分.掌握信号由 1 ×5 矩形键盘输入 .时基电路可以由石英晶体振荡电路构成，假设晶振频率1MHz，经过 6次特别频就可以得到秒脉冲信号.译码显示电路由八段译码器完成.欢迎下载精品学习资源1. 系统芯片地选取3.3 数字钟硬件电路设计欢迎下载精品学习资源本系统拟采纳 Altera 公司 Cyclone 系列地 EP2C3T144 芯片. 选用该款芯片地缘由是： Altera 公司地 Quartus II开发环境特别友好、直观，为整个系统地开发供应了极大地便利；该 FPGA片内规律资源、 IO 端口数和 RAM 容量都足够用，并且价格相对来说比较廉价，速度快，可以满意要求，且有很大地升级空间.EP2C3T144 是 Altera 公司生产地 Cyclone I 代、基于 1.5V （内核）， 3.3V（I/O ）， 0.13um 和 SRAM 地 FPGA，容量为 2910 个 LE，拥有 13 个 M4KRAM （4K 位+ 奇偶校验）块；除此之外，仍集成了很多复杂地功能，供应了全功能地锁相环（PLL），用于板级地时钟网络治理和专用I/O 口，这些接口用于连接业界标准地外部储备器器件，具有成本低和使用便利地特点，具有以下特性： 新地可编程架构通过设计实现低成本； 嵌入式储备资源支持各种储备器应用和数字信号处理器（DSP）；欢迎下载精品学习资源 采纳新地串行置器件如EPCS1地低成本配置方案； 支持 LVTTL、LVCMOS、SSTL-2 以及 SSTL-3 I/O 标准； 支持 66MHZ ，32 位 PCI 标准； 支持低速（ 311Mbps ）LVDS I/O ； 支持串行总线和网络接口及各种通信协议； 使用 PLL 治理片内和片外系统时序； 支持外部储备器，包括DDR SDRAM（133MHZ ）， FCRAM 以及 SDR SDRAM； 支持多种 IP，包括 Altera 公司地 MegaCore 以及其合伙组织地 IP，支持最新推出地 Nios II 嵌入式处理器，具有超凡地性能、低成本和最完整地一套软件开发工具.7EP2C3T144C8 引脚图如图 3.1 所示 .欢迎下载精品学习资源图 3.1 EP2C3T144C8 引脚图2. 显示电路设计显示电路所选用4 个数码管以动态显示扫描方式完成时、分显示. 显示电路原理图如图 3.2 所示 .图 3.2 LED 数码管显示原理图第四章单元电路设计4.1 设计要求本次设计地多功能数字钟具有如下功能：1. 秒分时地依次显示并正确计数；2. 定时闹钟：实现整点报时，扬声器发出报时声音；3. 时间设置，即手动调时功能：当认为时钟不精确时，可以分别对分时进行调整；4.2 总体设计欢迎下载精品学习资源4.2.1 外部输入输出要求外部输入要求：输入信号有1kHz 1Hz 时钟信号、低电平有效地调时切换SET、低电平有效地时分秒挑选信号SEL、低电平有效地加 ADD 和减 MINUS ；外部输出要求：整点报时信号（59 分 51 357 秒时未 1Hz 低频声， 59 分 59秒时为 1kHz 高频声）、时十位显示信号、时个位显示信号、分十位显示信号及分个位、秒十位及秒个位；数码管显示位选信号CHOOSE7.0 等八个信号 .4.2.2 内部各功能模块：1 ）分频模块：整点报时用地 1kH 与 1Hz 地脉冲信号，这里地输入信号是50MHz 信号，所以需要一个 50 分频和一个 1000 分频；时间基准采纳 1Hz 输入信号，就再用 1000 分频将1KHz 分频成 1Hz.2 ）秒计数模块 SECOND：60 进制，带有加减调剂功能地，输入为1Hz 脉冲和低电平有效地使能信号及加减信号，输出秒个位、十位及进位信号S-LINK-M.3） 分计数模块 MINUTE60 进制，带有进位S-LINK-M 和加减调剂功能地，输入为1Hz 脉冲和低电平有效地使能信号及加减信号，输出分个位、十位及进位信号M-LINK-H.4） 时计数模块 HOUR：24 进制，带有进位 M-LINK-H 和加减调剂功能地，输入为1Hz 脉冲和低电平有效地使能信号及加减信号，输出时个位、十位.5） 整点报时功能模块 ALERT：输入为分秒信号，输出为高频声控1KHz 和 1Hz. 6）译码显示功能模块 DISPLAY：输入为 DIN ，输出为 DOUT.第五章 VHDL 程序设计5.1 分频模块程序欢迎下载精品学习资源LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL ；USE IEEE.STD_LOGIC_UNSIGNED.ALL ；ENTITY DIVCLK_50 ISPORTCLK:IN std_logic；CLK_50:OUT std_logic；END DIVCLK_50 ；ARCHITECTURE BEHAVIOR OF DIVCLK_50 ISSIGNAL CNT:STD_LOGIC_VECTOR4 DOWNTO 0:="00000"；SIGNAL DCLK:STD_LOGIC:='0'；BEGINPROCESSCLK BEGINIF CLK 'event AND CLK ='1' THEN IF CNT>="11000" THENCNT<="00000"；DCLK<=NOT DCLK；ELSECNT<=CNT+'1'；END IF；END IF；END PROCESS；CLK_50<=DCLK ；END BEHAVIOR ；欢迎下载精品学习资源5.2 秒模块程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL ；USE IEEE.STD_LOGIC_UNSIGNED.ALL ；ENTITY CNT60_S ISPORTCLK_1HZ:IN STD_LOGIC；CLOCK_S_EN:IN STD_LOGIC；ADD,MINUS:IN STD_LOGIC；S_LINK_M:OUT STD_LOGIC_VECTOR3 DOWNTO 0；S_OUT_H,S_OUT_L:OUT STD_LOGIC_VECTOR3 DOWNTO 0 ；END ENTITY CNT60_S ；ARCHITECTURE BEHAVIOR OF CNT60_S ISSIGNAL S_H,S_L:STD_LOGIC_VECTOR3 DOWNTO 0；BEGIN PROCESSCLK_1HZ,CLOCK_S_EN,ADD,MINUS BEGINIF RISING_EDGECLK_1HZ THEN IF CLOCK_S_EN='1' THENIF ADD='0' THENIF S_H="0101" AND S_L="1001" THEN S_H<="0000"；S_L<="0000"；欢迎下载精品学习资源ELSIF S_H/="0101" AND S_L="1001" THEN S_H<=S_H+'1'；S_L<="0000"；ELSES_H<=S_H；S_L<=S_L+'1'；END IF ；ELSIF MINUS='0' THENIF S_H="0000" AND S_L="0000" THEN S_H<="0101"；S_L<="1001"；ELSIF S_H/="0000" AND S_L="0000" THEN S_H<=S_H-'1'；S_L<="1001"；ELSES_H<=S_H；S_L<=S_L-'1'；END IF ；END IF ；ELSIF S_H="0101" AND S_L="1000" THEN S_LINK_M<="0001"； S_H<="0101"；S_L<="1001"；ELSIF S_H="0101" AND S_L="1001" THEN欢迎下载精品学习资源S_H<="0000"；S_L<="0000"；S_LINK_M<="0000"；ELSIF S_H/="0101" AND S_L="1001" THENS_H<=S_H+'1'；S_L<="0000"；S_LINK_M<="0000"；ELSES_H<=S_H；S_L<=S_L+'1'；S_LINK_M<="0000"；END IF ；END IF ；END PROCESS；S_OUT_H<=S_H ；S_OUT_L<=S_L ；END BEHAVIOR ；欢迎下载精品学习资源图 5.1 秒模块仿真波形5.3 分模块程序LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL ；USE IEEE.STD_LOGIC_UNSIGNED.ALL ；ENTITY CNT60_M ISPORTCLK_1HZ:IN STD_LOGIC ；CLOCK_M_EN :IN STD_LOGIC ；ADD,MINUS:IN STD_LOGIC ；S_LINK_M:IN STD_LOGIC_VECTOR3 DOWNTO 0；M_LINK_H:OUT STD_LOGIC_VECTOR3 DOWNTO 0；M_OUT_H,M_OUT_L:OUT STD_LOGIC_VECTOR3 DOWNTO 0 ；END ENTITY CNT60_M ；欢迎下载精品学习资源ARCHITECTURE BEHAVIOR OF CNT60_M ISSIGNAL M_H,M_L:STD_LOGIC_VECTOR3 DOWNTO 0；BEGINPROCESSCLK_1HZ,CLOCK_M_EN,S_LINK_M,ADD,MINUS BEGINIF RISING_EDGECLK_1HZ THEN IF CLOCK_M_EN='1' THENIF ADD='0' THENIF M_H="0101" AND M_L="1001" THEN M_H<="0000"；M_L<="0000"；ELSIF M_H/="0101" AND M_L="1001" THEN M_H<=M_H+'1'；M_L<="0000"；ELSEM_H<=M_H；M_L<=M_L+'1'；END IF ；ELSIF MINUS='0' THENIF M_H="0000"