2022年实验报告的撰写格式及样本.docx
精品学习资源library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity CNT16 isport CLK,RST,EN: in std_logic;CQ: OUT std_logic_vector3 downto 0; COUT:OUT std_logic;end CNT16;architecture behav of CNT16 is beginprocessCLK,RST,ENVARIABLE CQI:std_logic_vector3 downto 0; beginif RST='1' then CQI:=others=>'0' elsif CLK'event and CLK='1' then if EN='1'thenif CQI<15 THEN CQI:=CQI+1;else CQI:=others=>'0' end if;end if;end if;if CQI=15 THEN COUT<='1'欢迎下载精品学习资源else COUT<='0'end if;CQ<=CQI;end process;end architecture behav;试验报告的格式：实验名称一、试验目的二、试验内容三、试验条件1、开发软件Max+Plus II或者Quartus II2、试验设备 GW-48 系列 EDA试验开发系统3、所用芯片Altera公司 ACEX1K系列的 EP1K30TC144-3芯片四、试验设计1、系统的原理框图2、原理图 /VHDL源程序3、波形及仿真文件4、管脚锁定文件管脚锁定情形，在rpt文件里可以看到五、试验结果及总结1、系统仿真情形2、硬件验证情形3、试验过程中显现的问题及解决的方法欢迎下载精品学习资源留意：统一用五号宋体，行间距为1.5 倍；试验报告样本：李某某学号：06005数字频率计设计试验一、试验目的1. 熟识 Max Plus 和 GW-48型 EDA开发系统的使用2. 把握具有肯定复杂程度的综合电路设计二、试验内容设计并调试好 4 位十进制数字频率计，并用EDA试验开发系统进行硬件验证；三、试验条件1、开发软件Max+Plus II或者Quartus II2、试验设备 GW-48 系列 EDA试验开发系统3、所用芯片Altera公司 ACEX1K系列的 EP1K30TC144-3芯片四、试验设计1、系统的原理框图欢迎下载精品学习资源图 1系统的总原理框图2、VHDL源程序准时序仿真文件一： TEST_CTL.VHD测频掌握信号发生器：产生1S 脉宽的周期信号和锁存、清零信号LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TEST_CTL IS PORTCLK: INSTD_LOGIC;-1hZ 的输入时钟TEST_EN: OUTSTD_LOGIC;- 计数时钟使能，脉宽为1SLOAD: OUTSTD_LOGIC;- 锁存信号CLR_CNT: OUTSTD_LOGIC; - 清零信号END TEST_CTL;ELSE CLR_CNT <= '0'欢迎下载精品学习资源END IF;END PROCESS;TEST_EN <= DIV2_CLK;LOAD <= NOT DIV2_CLK;END a;文件二： CNT10.VHD-带有时钟使能异步清零的十进制计数器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ISPORTCLK: INSTD_LOGIC;- 计数时钟信号END a;文件三： REG16.VHD-16 位锁存器，好处：显示的数据稳固，不会由于周期性的清零信号而不断的闪耀；欢迎下载精品学习资源LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG16 IS PORTLOAD: INSTD_LOGIC;- 锁存答应信号DIN: INSTD_LOGIC_VECTOR15 DOWNTO 0; DOUT: OUTSTD_LOGIC_VECTOR15 DOWNTO 0;END REG16;END PROCESS ; END a;图 5顶层设计文件的时序仿真波形图CLK=1S,F_IN=175US,END_TIME=5S3、管脚锁定情形选用模式输入/ 输出端口结构图上的信号名模式5锁定的引脚号CLKCLOCK254FINCLOCK0126欢迎下载精品学习资源CARRY_OUTPIO820DOUT0PIO1630DOUT15PIO3172五、试验结果及总结1. CLK接 CLOCK2中的 1Hz；2. 当 FIN 接 CLOCK5中的 1024Hz显示 1024Hz； 4096Hz显示 4196Hz；32768Hz显示 2776Hz，并且指示灯 D1周期性变化，每周期连续闪动三次；3. 当 FIN 接 CLOCK0中的 16384Hz显示 6410Hz，指示灯 D1 周期性闪动；4. 当测量四位或四位以下的频率值，数码显示的精确性较高；实试验一用原理图输入法设计一位全加器一 试验目的1、 熟识利用 QuartusII 的原理图输入方法设计简洁组合电路2、 把握层次化设计方法3、 并通过一个一位全加器的设计把握利用EDA 软件进行电子线路设计的具体流程二 试验内容1、器材用品： 电脑一台2、步骤1、 建立工作库文件夹；2、 编辑设计一位全加器的原理图；半加器原理图3、 在 QuartusII 软件上进行原理图仿真；4、欢迎下载精品学习资源5、 试验结果及总结；LIBRARY IEEE; -半加器描述 2 ：真值表描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC;END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder isSIGNAL abc : STD_LOGIC_VECTOR1DOWNTO 0 ; -定义标准规律位矢量数据类型BEGINabc <= a & b ; -a相并 b，即 a 与 b 并置操作PROCESSabc BEGINCASE abc IS -类似于真值表的 CASE语句WHEN "00" => so<='0' co<='0' ;WHEN "01" => so<='1' co<='0' ;WHEN "10" => so<='1' co<='0' ;WHEN "11" => so<='0' co<='1' ; WHEN OTHERS => NULL ;END CASE;END PROCESS;END ARCHITECTURE fh1 ;LIBRARY IEEE; -半加器描述 1 ：布尔方程描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC;END ENTITY h_adder;欢迎下载精品学习资源ARCHITECTURE fh1 OF h_adder is BEGINso <= NOTa XOR NOT b ; co <= a AND b ; END ARCHITECTURE fh1;欢迎下载
