FPGA的数字电路设计综述 .docx

精品名师归纳总结封面可编辑资料 - - - 欢迎下载精品名师归纳总结作者： PanHongliang仅供个人学习1 数字电子基础 41.1 导读 41.2 数字电路概述 41.2.1 数字信号与数字电路41.2 规律函数及其表示方法51.2.1 规律代数 5可编辑资料 - - - 欢迎下载精品名师归纳总结1.2.2 规律函数的表示方法及相互转换51.3 规律函数的公式化简法 61.3.1 规律函数的不同表达方式 61.3.2 规律函数的公式化简法 61.4 规律函数的卡诺图化简法 71.4.1 规律函数的最小项及其表达式71.4.2 规律函数的卡诺图表示法 71.4.3 用卡诺图化简规律函数 82 规律门电路 82.1 导读 82.1 规律门电路 92.1.1 三种基本门电路 92.1.2 DTL 与非门 102.2 TTL 规律门电路 102.2.1 TTL 与非门的电路结构 102.2.2 TTL 与非门的工作原理 102.3 其他类型的 TTL 门电路 112.3.1 集电极开路与非门（ OC 门） 112.3.2 三态门（ TSL 门） 112.4 余外输入端的处理 123 组合规律 133.1 导读 133.2 组合规律电路基础 133.2.1 组合规律电路的基本概念 133.2.2 组合规律电路的分析方法 143.2.3 组合规律电路的设计方法 143.3 常用组合规律建模 143.3.1 编码器 143.3.2 译码器和数据支配器 163.3.3 数据选择器 183.3.4 数值比较器 193.3.5 加法器（减法器） 203.3.6 乘法器 223.3.7 除法器 244 触发器 244.1 导读 244.2 触发器的电路结构及工作原理244.2.1 基本 RS 触发器 异步 244.2.2 同步 RS 触发器 254.2.3 主从触发器和边沿触发器264.3 触发器的功能分类及相互转换4.3.1 触发器的功能分类27274.3.2 不同类型时钟触发器的相互转换285 时序规律电路 29可编辑资料 - - - 欢迎下载精品名师归纳总结5.1 导读 295.2 时序规律电路的基本概念295.2.1 时序规律电路的结构及特点295.3 时序规律的设计 305.3.1 同步时序规律电路的设计步骤305.3.2 时序电路通用设计方法305.3 时序规律建模 305.3.1 数码寄存器 315.3.2 移位寄存器 315.3.3 锁存器 315.3.4 寄存器集成电路介绍325.3.5 计数器 326 总结 351 数字电子基础1.1 导读个人认为，现代信息技术就是，把现实世界，利用强大的运算机技术处理和变换。而数字电路技术是整个信息技术的一个桥梁。现代运算机是基于是微电体系的，至少现阶段运算机只能做“电运算”。所以我们需要一门技术把丰富多彩的现实世界，用电信号表示出来让运算机也能懂得，数字电路就是起这个作用。他能够把现实世界中的各种信息，转换到运算机的物理的电世界。本章介绍了把现实世界用物理的电信号表示出来的基本技术。本章主要争辩数字电子技术的基础理论学问。同时，仍给出了规律函数的概念、表示方法及相互转换。1.2 数字电路概述1.2.1 数字信号与数字电路电子电路中的信号可分为两类，一类在时间和幅度上都是连续的，称为模拟信号，如图 1.1 所示，例如电压、电流、温度、声音等信号。传送和处理模拟信号的电路称为模拟电路。图 1.1 模拟信号另一类在时间和幅度上都是离散的，称为数字信号，如图1.2 所示，例如计时装置的时基信号、灯光闪烁等信号都属于数字信号。传送和处理数字信号的电路称为数字电路。可编辑资料 - - - 欢迎下载精品名师归纳总结图 1.2 数字信号数字电路的特点信号是离散的数字信号。数字信号常用0、1 二元数值表示。半导体器件均工作在开关状态，即工作在截止区和饱和区。 争辩的主要问题是输入、输出之间的规律关系。主要分析工具是规律代数。1.2 规律函数及其表示方法1.2.1 规律代数规律代数又叫布尔代数或开关代数，是由英国数学家乔治·布尔于 1847 年创立的。规律代数与一般代数都由字母来代替变量，但规律代数与一般代数的概念不同，它不表示数量大小之间的关系，而是描述客观事物一般规律关系的一种数学方法。规律变量的取值只有两种，即规律0 和规律 1，它们并不表示数量的大小，而是表示两种对立的规律状态，如开关的通与断、电位的高与低、灯的亮 与灭等。 0 和 1 称为规律常量。例如，在图 1.3 所示的指示灯把握电路中，我们用字母 Y 表示指示灯，用A、B 表示两个开关。指示灯 Y 的亮与灭两种状态取决于开关 A、B 的通断状态。我们将 A、B 称为输入规律变量，将 Y 称为输出规律变量。图 1.3 指示灯把握电路规律代数有两种规律体制，其中，正规律体制规定，高电平为规律 1，低电平为规律 0。负规律体制规定，低电平为规律 1，高电平为规律 0。1.2.2 规律函数的表示方法及相互转换规律函数常用的表示方法有5 种：规律真值表，规律函数表达式，规律图，波形图和卡诺图。1. 规律真值表规律真值表是将输入变量的各种可能取值和相应的函数值排列在一起组成的表格，一个确定的规律函数只有一个规律真值表，具有惟一性。规律真值表能够直观明白的反映变量取值和函数值的对应关系，但输入变量较多时，列写起来比较繁琐，它是将实际问题抽象为规律问题的首选描述方法。2. 规律函数表达式实际在 FPGA 设计中此方法较常用。函数表达式是面对人类的，易于人类懂得，实际设计时我们主要工作就是把规律函数转换为RTL 代码。而规律函数表达式的获得就是算法设计。规律函数的表达式不是惟一的，可以有多种形式，并且能相互转换。规律可编辑资料 - - - 欢迎下载精品名师归纳总结函数的特点是：简洁、抽象，便于化简和转换。3. 规律图与、或、非等运算关系用相应的规律符号表示出来，就是函数的规律图。例如，异或规律关系也可用如图1.14 所示的规律图来表示。优点是：规律图与数字电路的器件有明显的对应关系，便于制作实际电路。缺点是不能直接进行规律推演和变换。图 1.14 异或规律关系的规律图4. 波形图实际在 FPGA 分析中此方法最常用。当然假如要做时序分析（提高系统性能，达到使用标准的必定分析）波形不会是如此陡峭，必需把上升沿和下降沿 也表现出来，这样才能精确的分析电路的最高频率。反映输入和输出波形变化规律的图形，称为波形图，也称为时序图。异或规律关系中，当给定 A、B 的输入波形后，可画出函数 Y 的波形，如图 1.15 所示。图 1.15 异或规律关系的波形图波形图的优点是，能直观反映变量与时间的关系和函数值变化的规律，它与实际电路中的电压波形相对应。5. 各种表示方法之间的相互转换同一规律函数可以用几种不同的方式来表示，这几种表示方法之间必定可以相互转换 。由真值表写出规律函数的一般步骤如下。（1） 找出真值表中使输出 Y=1 的那些输入变量的组合。（2） 每组输入变量的取值组合对应一个乘积项，其中变量取值为1 的用原变量表示，取值为 0 的用反变量表示。（3） 将这些乘积项相加，得到的即为真值表对应的规律函数表达式。1.3 规律函数的公式化简法现代 EDA 工具基本可以优化规律函数，所以化简不是必需的。但是现在的EDA 并不是特殊的成熟，有些情形下，化简是削减电路的竞争和冒险的唯独手段，详细情形见两本数电教材。1.3.1 规律函数的不同表达方式同一规律函数可以有多种不同的表达方式，它们之间能相互转换。1.3.2 规律函数的公式化简法在规律电路设计中，对规律函数化简具有特殊重要的意义。规律函数表达式越简洁，实现该函数所用的规律元件就越少，电路的牢靠性就越高。一般情可编辑资料 - - - 欢迎下载精品名师归纳总结况下，都将规律函数化为最简与或表达式。最简与或表达式应遵循乘积项最少，且每个乘积项的变量数最少的原就。1.4 规律函数的卡诺图化简法在应用公式法对规律函数进行化简时，不仅要求对公式能娴熟应用，而且对最终结果是不是最简要进行判定，遇到较复杂的规律函数时，此方法有确定难度。下面介绍的卡诺图化简法，只要把握了其要领，化简规律函数特殊方 便。1.4.1 规律函数的最小项及其表达式1. 最小项的定义与性质在 n 变量的规律函数中，如其与或表达式的每个乘积项都包含有n 个因子，而且每个因子仅以原变量或反变量的形式在该乘积项中显现一次，这样的乘积项称为 n 变量规律函数的最小项。每个乘积项都是最小项形式的表达式称为规律函数的最小项表达式。最小项的性质：（1） 对于输入变量的任何一组取值，有且只有一个最小项的值为1。（2） 对于变量的任一组取值，任意两个最小项的乘积为0。（3） 全体最小项之和为 1。留意：不说明变量数目的最小项是没有意义的。2. 规律函数的最小项表达式任何一个规律函数表达式都可以转化为最小项之和的形式。方法是，先将规律函数写成与或表达式，然后在不是最小项的乘积项中乘以X+X 补齐所缺变量因子即可。1.4.2 规律函数的卡诺图表示法1. 最小项的卡诺图图 1.20 三变量的卡诺图图 1.21 四变量的卡诺图留意：为了确保卡诺图中小方格所表示的最小项在几何上相邻时，在规律上也有相邻性，两侧标注的数码不能从小到大依次排列。除几何相邻的最小项有规律相邻的性质外，图中每一行或每一列两端的最小项也具有规律相邻性，因此，卡诺图可看成是一个上下左右闭合的图形。卡诺图形象、直观的反映了最小项之间的规律相邻关系，但变量增多时，卡诺图会变得更为复杂。当变量的个数在5 个或 5 个以上时，就不能仅用二维空间的几何相邻来代表其规律相邻，故一般较少使用。可编辑资料 - - - 欢迎下载精品名师归纳总结2. 规律函数的卡诺图表示既然任何规律函数式都可以表达成最小项形式，而最小项又可以表示在卡诺图中，故规律函数可用卡诺图表示。方法是：把规律函数式转换成最小项表达式，然后在卡诺图上与这些最小项对应的方格内填1，其余填 0（也可以不填），就得到了表示这个规律函数的卡诺图。任一规律函数的卡诺图是惟一的。1.4.3 用卡诺图化简规律函数1. 化简依据相邻最小项的合并规律是：两个相邻的最小项可合并为一项，消去一个变量。 4 个相邻的最小项可合并为一项，消去两个变量。8 个相邻的最小项可合并为一项，并消去 3 个变量。消去的是包围圈中发生过变化的变量，而保留下的是包围圈内保持不变的变量，如图1.23 所示。图 1.23 最小项的合并规律2. 化简步骤用卡诺图化简规律函数的步骤如下。（1） 将规律函数化成最小项之和的形式（有时可以跳过）。（2） 用卡诺图表示规律函数。（3） 对可以合并的相邻最小项（填1 的方格）画出包围圈。（4） 消去互补因子，保留公共因子，写出每个包围圈合并后所得的乘积项。用卡诺图化简时，为了保证结果的最简化和正确性，在选取可合并的最小项即画包围圈时，应遵循以下几个原就。（1） 每个包围圈只能包含2n 个填 1 的小方格，而且必需是矩形或正方形。（2） 包围圈能大勿小。包围圈越大，消去的变量就越多，对应乘积项的因子就越少，化简的结果越简洁。（3） 包围圈个数越少越好。因个数越少，乘积项就越少，化简后的结果就越简洁。（4） 画包围圈时，最小项可以被重复包围，但每个包围圈中至少应有一个最小项是单独属于自己的，以保证该化简项的独立性。（5） 包围圈应把函数的全部最小项都圈完。2 规律门电路2.1 导读假如是做基于 FPGA 的设计应当是不用考虑到三极管、二极管这么低层的电路结构吧？开头我也是这么认为的，但是做了一个工程之后，随着学习的升可编辑资料 - - - 欢迎下载精品名师归纳总结入发觉，规律门电路内部的结构必需要特殊清楚。至少我们要有重视它的意 识，由于，我们设计的系统式在硬件上运行，限制硬件运行频率的就是二极 管、三极管的组装结构，虽然随着工艺的进展，工作速度可以越来越快，但是电路始终仍是有频率的上限的，只要上限存在我们就必需做时序分析。在设计达不到设计要求时，做静态时序分，依据分析结果添加相关约束或修改电路的关键路径，改善电路时序是通用的做法。而假如在 RTL 级设计时我们就可以预估电路的延时 ,然后精确的加入延时参数，这时多么精妙的事情啊！能够做到这一点我们的布局布线后仿真就是 “走走形式”，功能仿真通过的电路就可以下载运行，免去了许多的排错，约束设计等等。但是，冰冻三尺，非一日之寒。达到这种境域是需要时间的。所以，仍徘徊什么？开头好好学习这个咋看咋像模电的东西吧。2.1 规律门电路在数字系统中，大量的运用着执行基本规律操作的电路，这些电路称为基本规律电路或门电路。早期的门电路主要由继电器的触点构成，后来接受二极管、三极管，目前就广泛应用集成电路。2.1.1 三种基本门电路1. 二极管与门电路实现“与”规律关系的电路叫做与门电路。由二极管组成的与门电路如图2.1（a） ）所示，图 2.1 所示（ b）为其规律符号。图中 A、B 为信号的输入端， Y 为信号的输出端。图 2.1 二极管与门对二极管组成的与门电路分析如下。（1） A、B 都是低电平 UY 0V（2） A 是低电平， B 是高电平 UY 0V（3） A 是高电平， B 是低电平 UY 0V（4） A、B 都是高电平 UY 5V从上述分析可知，该电路实现的是与规律关系，即“输入有低，输出为低。 输入全高，输出为高 ”，所以，它是一种与门。2. 二极管或门电路实现或规律关系的电路叫做或门电路。由二极管组成的或门电路如图2.2所示，其功能分析如下。图 2.2 二极管或门（1） A、B 都是低电平 UY=0V（2） A 是低电平， B 是高电平 UY 5V（3） A 是高电平， B 是低电平 UY 5V（4） A、B 都是高电平 UY 5V通过上述分析，该电路实现的是或规律关系，即“输入有高，输出为高。输可编辑资料 - - - 欢迎下载精品名师归纳总结入全低，输出为低 ”，所以，它是一种或门。3. 三极管非门实现非规律关系的电路叫做非门电路。由于它的输入与输出之间是反相关系，故又称为反相器，其电路如图2.3 所示。图 2.3 三极管反相器2.1.2 DTL 与非门接受二极管门电路和三极管反相器，可组成与非门和或非门扩大规律功能，这种电路应用特殊广泛。DTL 与非门电路是由二极管与门和三极管反相器串联而成的，其电路图及规律符号分别如图 2.4（a）和图 2.4（ b）所示。图 2.4 DTL 与非门当输入端 A、B 都是高电平常， VD 1、VD 2均截止，而 VD 3、VD 4和三极管导通，注入三极管 的基极电 流足够大 ， 三极管饱 和导通 ，输出低电 平， UY =0V，在两个输入端 A、B 中有一个为低电平常， VD3 、VD4 和三极管均截止，输出高电平， UY=VCC 。可见此规律门能实现与非规律关系。2.2 TTL规律门电路TTL 门电路是晶体管 -晶体管规律（ Transistor-Transistor Logic）门电路的简称，这种电路由于其输入级和输出级均接受晶体三极管而得名。依据国际通用标准，依据工作温度不同， TTL 电路分为 54 系列（ -55 125）和 74 系列（ 0 70）。依据工作速度和功耗不同， TTL 电路又分为标准系列、高速（ H）系列、肖特基（ S）系列和低功耗肖特基（ LS）系列。2.2.1 TTL 与非门的电路结构TTL 与非门的基本电路如图2.5（ a）所示，它由输入级、中间级和输出级三部分组成。图 2.5 基本 TTL 与非门电路及 V 1 管的等效电路2.2.2 TTL 与非门的工作原理（1） 当 A、B 两端有一个输入为低电平 0.3V 时， V 1 的发射结导通，其基极电压等于输入低电压加上发射结正向压降 。V2、V 5都截止V3 和 V 4 导通UY 3.6V可编辑资料 - - - 欢迎下载精品名师归纳总结实现了 “输入有低，输出为高 ”的规律关系。2）当 A、B 两端均输入高电平 3.6V 时， V2 、V5 饱和导通， V3 和 V4 均截止。输出为低电平，即UY 0.3V此时，电路实现了 “输入全高，输出为低 ”的规律关系。2.3 其他类型的 TTL 门电路将两个门的输出端并联以实现与规律的功能，把这种连接方式称为“线与”。假如将两个门电路的输出端连接在一起，如图2.6 所示。当一个门的输出处于高电平，而另一个门的输出为低电平常，将会产生很大的电流，有可能导致器件损坏，无法形成有用的线与规律关系。图 2.6 推拉式输出级并联的情形2.3.1 集电极开路与非门（ OC 门）集电极开路与非门是将推拉式输出级改为集电极开路的三极管结构，做成集电极开路输出的门电路（ Open Collector Gate），简称为 OC 门，其电路如图2.7（a）所示。图 2.7 OC与非门的电路和图形符号将 OC 门输出连在一起时，再通过一个电阻接外电源，这样可以实现 “线与”规律关系。只要电阻的阻值和外电源电压的数值选择得当，就能做到既保证输出的高、低电平符合要求，而且输出三极管的负载电流又不至于过大。 而且输出三极管的负载电流又不至于过大。两个 OC 门并联时的连接方式如图 2.8 所示。图 2.8 OC 门输出并联的接法及规律图在图 2.9 中表示出 “线与”电路中 OC 门输出高电平的情形，假定 n 个 OC 门连接成 “线与”规律，带 m 个与非门负载。当全部 OC 门都处于截止状态时， “线与”后输出为高电平。图 2.9“线与”电路中 OC 门输出高电平的情形OC 门除了可以实现多门的线与规律关系外，仍可用于直接驱动较大电流的负载，如继电器、脉冲变压器、指示灯等，也可以用来转变TTL 电路输出的规律电平，以便与规律电平不同的其他规律电路相连接。OC 门可以“线与”，但需要上拉电阻。2.3.2 三态门（ TSL 门）三态门应用广泛，在 FPGA 的设计中可以直接用代码写出三态门，比较方可编辑资料 - - - 欢迎下载精品名师归纳总结便。关于 Verilog 建模技巧的资料中有建模方法，有爱好自己查。为保持推拉式输出级的优点，仍能作线与连接，人们又开发了一种三态与非门，它的输出除了具有一般与非门的两种状态外，仍可以显现高阻状态，或称开路状态、禁止状态。一个简洁的三态门的电路如图 2.10a）所示，图 2.11b所示为它的规律符号，它是由一个与非门和一个二极管构成的， EN 为把握端， A、B 为数据输入端。图 2.10 三态与非门电路图 2.10 所示电路中，当EN=1 时电路为工作状态，所以称为把握端高电平有效。三态门的把握端也可以是低电平有效，即EN 为低电平常，三态门为工作状态。 EN 为高电平常，三态门为高阻状态。其电路图及规律符号如图2.11所示。图 2.11 把握端为低电平有效的三态门三态门的应用比较广泛，下面举例说明三态门的3 种应用： 作多路开关信号双向传输构成数据总线电路图如图 2.12 所示。图 2.12 三态门三种应用的连接方式2.4 余外输入端的处理FPGA 余外角的处理没有看到相关介绍，个人估量会显现在FPGA 的 PCB设计资料上，假如哪位查到，感谢共享。在使用集成门电路时，假如输入信号数小于门的输入端数，就有余外输入端。一般不让余外的输入端悬空，以防止干扰信号引入。对余外输入端的处 理，以不转变电路工作状态及稳固牢靠为原就。对于 TTL 与非门，通常将余外输入端通过1k 的电阻 R 与电源+VCC 相连。也可以将余外输入端与另一接有输入信号的输入端连接。这两种方法如图2.34 所示。 TTL 与门余外输入端的处理方法和与非门完全相同。图 2.13 TTL 与非门余外输入端的处理方法对于 TTL 或非门，就应当把余外输入端接的，或把余外输入端与另一个接有输入信号的输入端相接。这两种方法如图2.14 所示。 TTL 或门余外输入端的处理方法和或非门完全相同。图 2.14 TTL 或非门余外输入端的处理方法对于 CMOS 电路，余外的输入端必需依据相应电路的规律功能准备是接在正电源 VDD 上（与门、与非门）或是与的相接（或门、或非门）。一般不宜与使用的输入端并联使用，由于输入端并联时将使前级的负载电容增加，工作 速度下降，动态功耗增加。可编辑资料 - - - 欢迎下载精品名师归纳总结这里对基本门电路的介绍很简洁，我认为这是不太够用的，有爱好大家可以查阅模电教材。另外，假如要设计除具有有用价值的电路，必需学习时序分析和约束设计。本章内容重在一个概念的建立，不要过多的蛮缠细节。3 组合规律3.1 导读笔者认为，组合规律是数电路中的两大核心部分之一（另一部分是时序规律）。组合规律的任务就是完成从输入到输出的变换，它是一种处理型的器 件。各种处理任务都是他完成的。数电教材上说，没有组合规律，就算电路规模再大（例如 RAM ）也称不上是电路系统。我认为仍是说得很贴切的。在 FPGA 的设计中，组合规律是一部信号产生的根源之一。组合规律的竞争冒险也加剧了电路的不稳固性，在进行FPGA 的数字系统设计时应当留意。本章后面有一部分是ALU 设计， ALU有些设计方法设计出的电路不是纯组合规律，在这里对此做一个说明。本章后一部分主要分类介绍了组合规律的建模，其中主要留意建模方式的介绍，由于全部的数点资料基本都是基于传统的电路图设计方式分析的。这里借鉴了分析方法，列出了许多引脚图，这在我们自己建模时是由参考意义的。借鉴千人的引脚图，模块化设计时我们可以直接写出端口，然后再做详细的RTL 级设计。本章后一部分给出的ALU建模方法并不限于介绍的几种（特殊是除法器），笔者尽量把 ALU 的建模写全，但是由于水平、精力、时间都有限并未写完整。其中的乘法器和除法器更是复杂，每一个ALU 器件的设计方法都可以写本书，内容特殊之多。 ALU是现代 CPU 的一个核心电路，进展已经很成熟了，假如有爱好，各位可以连续升入学习。3.2 组合规律电路基础3.2.1 组合规律电路的基本概念1. 组合规律电路的定义组合规律电路是指在任一时刻，电路的输出状态仅取决于该时刻各输入状态的组合，而与电路的原状态无关的规律电路。其特点是输出状态与输入状态呈即时性，电路无记忆功能。2. 组合规律电路的描述方法组合规律电路模型如图 3.1 所示。图 3.1 组合规律电路的一般框图3、竞争冒险可编辑资料 - - - 欢迎下载精品名师归纳总结参考数电教材。3.2.2 组合规律电路的分析方法组合规律电路的分析一般是依据已知规律电路图求出其规律功能的过程， 实际上就是依据规律图写出其规律表达式、真值表，并归纳出其规律功能。1. 组合规律电路的分析步骤（1） 写出规律函数表达式（2） 化简规律函数式（3） 列真值表（4） 说明功能3.2.3 组合规律电路的设计方法组合规律电路设计主要是将客户的详细设计要求用规律函数加以描述，再用详细的电路加以实现的过程。组合规律电路的设计可分为小规模集成电路、中规模集成电路、定制或半定制集成电路的设计，这里主要讲解用小规模集成电路（即用规律门电路）来实现组合规律电路的功能。1. 组合规律电路设计步骤（1） 列真值表。依据电路功能的文字描述，将其输入与输出的规律关系用真值表的形式列出。（2） 写表达式，并化简。通过规律化简，依据真值表写出最简的规律函数表达式。（3） 选择合适的门器件，把最简的表达式转换为相应的表达式。（4） 依据表达式画出该电路的规律电路图。（5） 依据规律函数写出 RTL 级代码。3.3 常用组合规律建模3.3.1 编码器编码器的定义把如干位二进制数码 0 和 1，按确定的规律进行编排，组成不同的代码， 并且赐予每组代码以特定的含义，叫做编码。实现编码操作的电路称为编码器。二进制编码器实现用 n 位二进制数码对 N（ N=2n）个输入信号进行编码的电路叫做二进制编码电路。其特点是，任一时刻只能对一个输入信号进行编码，即只答应一 个输入信号为有效电平，而其余信号均为无效电平。图 3.1 所示电路是实现由 3 位二进制代码对 8 个输入信号进行编码的二进制编码器，这种编码器有8 根输入线， 3 根输出线，常称为 8/3 线编码器。可编辑资料 - - - 欢迎下载精品名师归纳总结图 3.2 3 位二进制编码器规律图二-十进制编码器实现用四位二进制代码对一位十进制数码进行编码的数字电路叫做二-十进制编码器，简称为 BCD 码编码器。最常见的BCD 码编码器是 8421BCD 码编码器，它有 10 根输入线， 4 根输出线，常称为 10/4 线编码器。其特点也是任一时刻只答应对一个输入信号进行编码。优先编码器优先编码器在多个信息同时输入时只对输入中优先级别最高的信号进行编码，编码具有惟一性。优先级别是由编码者事先规定好的。明显，优先编码器转变了上述两种编码器任一时刻只答应一个输入有效的输入方式，而接受了答应多个输入同时有效的输入方式，这正是优先编码器的特点，也是它的优点所在。图 3.8 为 3 位二进制优先编码器的规律图。图 3.3 3 位二进制优先编码器的规律图集成编码器集成 3 位二进制优先编码器（ 8/3 线） 148148 主要包括 TTL 系列中的 54/74148、54/74LS148、54/74F148 和 CMOS系列中的 54/74HC148、40H148 等。其外引脚排列图如图 3.4 所示。图 3.4 74LS148引脚S 为使能输入端，低电平有效，即只有当S=0 时，编码器才工作。 YS 为使能输出端，当 S=0 答应工作时，假如YS=0 就表示无输入信号， YS=1 表示有输入信号，有编码输出。 YEX 为扩展输出端，当S=0 时，只要有编码信号，就YEX =0，说明有编码信号输入，输出信号是编码输出。YEX=1 表示不是编码输出。YS 和 S 协作可以实现多级编码器之间优先级别的把握。图3.5 是利用 2 片集成 3 位二进制优先编码器 74LS148 实现一个 16/4 线优先编码器的接线图。可编辑资料 - - - 欢迎下载精品名师归纳总结图 3.5 有限编码器应用集成二-十进制优先编码器（ 10/4 线） 147147 主要包括 TTL 系列中的 54/74147、54/74LS147 和 CMOS 系列中的54/74HC147、54/74HCT147 和 40H147 等。其外引脚排列图如图 3.6 所示。图 3.6 74LS147引脚图其他编码器个人认为编码方式分类仍可分为，其他两种编码器以下两种，常用与工控系统，我们微电系统也可以借鉴其设计思想增量式编码器：依据前一时刻的编码值，运算出当前编码相对值。1、百度百科。2、通信原理（ 5 版） 樊昌信 P215 差分编码。确定式编码器：运算当前编码确定值，与前一时刻码值无关。1、百度百科。2、通信原理（ 5 版） 樊昌信 P206脉冲编码调制。最终，我们仍可以把比较大型的编码器归为一类。例如 Turbo 码编码器、JPEG2000 编码器、 mp3 编码器等等。这类编码器一般都有特的的 IP 核供应商。3.3.2 译码器和数据支配器将每一组输入的二进制代码 “翻译”成为一个特定的输出信号，用来表示该组代码原先所代表的信息的过程（编码的逆过程）称为译码。实现译码功能的 数字电路称为译码器。二进制译码器将输入的二进制代码翻译成为原先对应信息的组合规律电路，称为二进制可编辑资料 - - - 欢迎下载精品名师归纳总结译码器。它具有 n 个输入端， 2n 个输出端，故称之为 n/2n 线译码器。图 3.7 为 3/8 线译码器的规律电路图图 3.7 3/8 线译码器的电路图二-十进制译码器二-十进制译码器（又称为 BCD 码译码器）是将输入的每一组4 位二进制码翻译成对应的 1 位十进制数。因编码过程不同，即编码时接受的BCD 码不同，所以相应的译码过程也不同，故BCD 码译码器有多种。但此种译码器都有4 个输入端， 10 个输出端，常称之为 4/10 线译码器。8421BCD 码译码器是最常用的BCD 码译码器，图 3.8 所示是其规律图。图 3.8 8421BCD 码译码器应当留意的是， BCD 码译码器的输入状态组合中总有6 个伪码状态存在。所用 BCD 码不同，就相应的 6 个伪码状态也不同， 8421BCD 码译码器的 6 个伪码状态组合为 10101111。在设计 BCD 码译码器时，应使电路具有拒绝伪码的功能 ，即当输入端显现不应被翻译的伪码状态时，输出均呈无效电平。上面的 8421BCD 码译码器便具有拒绝伪码的功能。数字显示译码器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观的显示出来的电路，称为显示译码器。（1） 显示器件数字显示器件的种类许多，按发光物质的不同分为半导体（发光二极管） 显示器、液晶显示器、荧光显示器和辉光显示器等。按组成数字的方式不同， 又可分为分段式显示器、点阵式显示器和字型重叠式显示器等。点阵式显示器主要用于大屏幕显示器，通常要有运算机把握其显示过程。目前使用较多的是分段式显示器，其显示方式是通过七段显示器完成09字符的显示过程。七段显示器主要有辉光数码管和半导体显示器。半导体显示器使用最多， 它有共阴极和共阳极两种接法，如图3.9 所示。图 3.9 七段显示器（2） 七段显示译码器字型重叠式显示器适用于 BCD 码译码器。而分段式显示器明显不适合于前面所述任何一种译码器，需要另外设计合适的译码电路来与分段显示器协作使 用。七段显示译码器的输入信号为8421BCD 码，输出信号应当能够驱动半导体七段显示器相应段发光。对于共阴极七段显示器，待点亮的段应赐予高电平驱动信号，对于共阳极七段显示器，待点亮的段应赐予低电平驱动信号。集成译码器（1） 3 位二进制译码器（ 3/8 线） 138138 包括 TTL 系列中的 54/74LS138、54/74S138、54/74ALS138、54/74F138和 54/74AS138，CMOS 系列中的 54/74HC138、54/74HCT138 和 40H138 等。138 为 3 位二进制译码器，其外引脚排列如图3.10 所示。可编辑资料 - - - 欢迎下载精品名师归纳总结图 3.10 74LS138应留意的是， 138 的输入接受原码的形式。而输出接受的却是反码形式。2 8421BCD 码译码器（ 4/10 线） 42此种 译码 器包 含有 TTL系列的 54/7442、 54/74LS42 和 CMOS 中的54/74HC42、54/74HCT42 及 40HC42 等。其外引脚排列图如图 3.11示。图 3.11 74LS423 七段显示译码器 4848 主要有 TTL 系列中的 74LS48 等。其引脚排列图如图 3.18 所示。规律功能表如表 3.15 所示。图 3.12 七段显示译码器七段显示译码器 48 与共阴极七段数码管显示器BS201A 的连接方法如图3.13 所示。图 3.13 七段显示译码器应用数据支配器1 数据支配器的原理数据支配器的规律功能是，将1 个输入数据传送到多个输出端中的1 个输出端，详细传送到哪一个输出端，也是由一组选择把握信号确定。数据支配器的规律框图及等效电路如图3.14 所示。图 3.14 数据支配器的规律框图及等效电路通道的址选择码的位数 n 与数据输出端的数目 m 有如下关系 m=2n（2）数据支配器的实现电路数据支配器实际上是译码器 分段显示译码器除外 的一种特殊应用。译码器必需具有 “使能端 ”，且 “使能端 ”要作为数据输入端使用，而译码器的输入端要作为通道选择的址码输入端，译码器的输出端就是支配器的输出端。作为数据支配器使用的译码器通常是二进制译码器。图3.15 是将 2/4 线译码器作为数据支配器使用的规律图。图 3.15 2/4 线译码器作为数据支配器其他译码器与编码器对应，我们可以把比较大型的译码器归为一