《数字电路设计实训》实验指导书课件(共41页).doc

精选优质文档-倾情为你奉上数字电路设计实训实验指导书编写人：许一男审核人：金永镐延边大学工学院电子信息通信学科目 录一、基础实验部分实验一 门电路逻辑功能及测试1实验二 组合逻辑电路（半加器、全加器及逻辑运算）5实验三 R-S,D,JK触发器9实验四 三态输出触发器，锁存器12实验五 集成计数器及寄存器15实验六 译码器和数据选择器18实验七 555时基电路21二、选做实验部分实验八 时序电路测试机研究26实验九 时序电路应用29实验十 四路优先判决电路31三、创新系列（数字集成电路设计）实验部分实验十一 全加器的模块化程序设计与测试33实验十二 串行进位加法器的模块化程序设计与测试35实验十三 N选1选择器的模块化程序设计与测试36实验一 门电路逻辑功能及测试一、实验目的1. 熟悉门电路逻辑功能2. 熟悉数字电路学习机及示波器使用方法二、实验仪器及材料1. 双踪示波器2. 器件 74LS00 二输入端四与非门 2片 74LS20 四输入端双与非门 1片 74LS86 二输入端四异或门 1片 74LS04 六反相器 1片三、预习要求1. 复习门电路工作原理及相应逻辑表达式。2. 熟悉所用集成电路的引线位置及引线用途。3. 了解双踪示波器的使用方法。四、实验内容实验前按学习机使用说明先检查学习机电源是否正常，然后选择实验用的集成电路，按自己设计的实验电路图接好连线，特别注意Vcc及接地线不能接错。线接好后经实验指导教师检查无误方可通电实验。实验中改动接线需先断开电源，接好线后再通电实验。 1. 测试门电路逻辑功能 图1.1（1）选用四输入与非门74LS20一只，插入面包板，按图1.1接线，输入端接S1S4（电平开关输出端口），输出端接电平显示发光二极管（D1D8任意一个）。（2）将电平开关按表1.1置位，分别测输出电压及逻辑状态。表1.1输入输出1234Y电压（V）HHHHLHHHLLHHLLLHLLLL2. 异或门逻辑功能测试。图1.2（1） 选二输入四异或门电路74LS86，按图1.2接线，输入端1、2、4、5接电平开关，输出端A、B、Y接电平显示发光二极管。（2） 将电平开关按表1.2置位，将结果填入表中。表1.2输入输出ABYY电压（V ） LLLLHLLLHHLLHHHLHHHLLHLH3. 逻辑电路的逻辑关系。（1） 用74LS00按图1.3、1.4接线，将输入输出逻辑关系分别填入表1.3、表1.4中表1.3输入输出ABYLLLHHLHH 图1.3表1.4输入输出ABYLLLHHLHH 图1.4（2）写出上面两个电路逻辑逻辑表达式。4. 逻辑门传输延迟时间的测量。用六反相器（非门）按图1.5接线，输入80Hz连续脉冲，用双踪示波器测输入，输出相位差，计算每个门的平均传输延迟时间的tpd值。 图1.55. 利用与非门控制输出。用一片74LS00按图1.6接线，S接任意电平开关，用示波器观察S对输出脉冲的控制作用。6. 用与非门组成其他门电路并 测试验证。（1） 组成或非门。 用一片二输入端四与非门组成或非门 画出电路图，测试并填表1.5 图1.6表1.6ABY00011011表1.5输入输出ABY00011011（2） 组成异或门（a） 将异或门表达式转化为与非门表达式。（b） 画出逻辑电路图。（c） 测试并填表1.6.五、实验报告1. 按各步骤要求填表并画逻辑图。2. 回答问题：（1）怎样判断门电路逻辑功能是否正常？（2）与非门一个输入接连续脉冲，其余端什么状态时允许脉冲通过？什么状态时禁止脉冲通过？（3）异或门又称可控反向门，为什么？实验二 组合逻辑电路（半加器全加器及逻辑运算）一、实验目的1. 掌握组合逻辑电路的功能测试。2. 验证半加器和全加器的逻辑功能。3. 学会二进制数的运算规律。二、实验仪器及材料器件 74LS00 二输入端四与非门 3片 74LS86 二输入端四异或门 1片 74LS54 四组输入与或非门 1片三、预习要求1. 预习组合逻辑电路的分析方法。2. 预习用与非门和异或门构成的半加器、全加器的工作原理。3. 预习二进制数的运算。四、实验内容实验1： 组合逻辑电路功能测试。图2.1（1）用2片74LS00组成图2.1所示逻辑电路。为便于接线和检查，在图中要注明芯片编号及各引脚对应的编号。（2）图中A、B、C接电平开关，Y1、Y2接发光管电平显示。（3） 按表2.1要求，改变A、B、C的状态填表并写出Y1、Y2 逻辑表达式。（4） 将运算结果与实验比较。表2.1输入输出ABCY1Y2000001011111110100101010实验2：基于一个74LS86芯片和一个74LS00芯片的半加器设计测试用异或门（74LS86）和与非门组成的半加器的逻辑功能。根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，故半加器可用一个集成异或门和二个与非门组成如图2.2。 图2.2 半加器的逻辑电路 （1） 在学习机上用异或门和与门接成以上电路。A、B接电平开关S。Y、Z接电平显示。（2） 按表2.2要求改变A、B状态，填表。表2.2输入端A0101B0011输出端YZ实验3：实验2：基于三个74LS00芯片的全加器设计测试全加器的逻辑功能（1） 写出图2.3电路的逻辑表达式。（2） 根据逻辑表达式列真值表。（3） 根据真值表画逻辑函数SiCt的卡诺图。图2.3Bi、Ci-1 Bi、Ci-1Ai 0 0 0 1 1 1 10 Ai 0 0 0 1 1 1 100 101 Si= Ci= （4）填写表2.3各点状态表2.3AiBiCi-1YZX1X2X3SiCi000010100110001011101111（5）按原理图选择与非门并连接进行测试，将测试结果记入表2.4，并与上表进行比 较看逻辑功能是否一致。 4. 测试用异或、与或和非门组成的全加器的逻辑功能。全加器可以用两个半加器和两个与门一个或门组成，在实验中，常用一块双异或门、一个与或非门和一个与非门实现。（1）画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。（2）找出异或门、与或非门和与门器件按自己画出的图接线。接线时注意与或非门中不用的与门输入端接地。（3）当输入端Ai、Bi、及Ci-1为下列情况时，用万用表测量Si和Ci的电位并将其转为逻辑状态填入下表。表2.4AiBiCi-1SiCi000010100110001011101111输入端Ai00001111Bi00110011Ci-101010101输出端SiCi五、实验报告1. 整理实验数据、图表并对实验结果进行分析讨论。2. 总结组合逻辑电路的分析方法。实验三 触发器（一）RS，D，JK一、实验目的1. 熟悉并掌握RS、D、JK触发器的构成，工作原理和功能测试方法。2. 学会正确使用触发器集成芯片。3. 了解不同逻辑功能FF相互转换的方法。二、实验仪器及材料1. 双踪示波器2. 器件74LS00二输入端四与非门1片 74LS74双D触发器1片 74LS112双JK触发器1片三、实验内容1. 基本RSFF功能测试：两个TTL与非门首尾相接构成的基本RSFF的电路如图3.1所示。（1） 试按下面的顺序在、：=0=1=1=1=1=0=1=1 图3.1 基本RSFF电路观察并记录FF的、端的状态，将结果填入下表3.1中，并说明在上述各种输入状态下，FF执行的是什么功能？表3.1逻辑功能01111101（2）端接低电平，端接脉冲。（3） 端接高电平，端接脉冲。（4） 连接Rd、Sd，并加脉冲。记录并观察（2）、（3）、（4）三种情况下，、端的状态。从中你能否总结出基本RS FF的Q或端的状态改变和输入端和的关系。（5）当、都接低电平时，观察、端的状态。当、同时由低电平跳为高电平时注意观察、端的状态，重复35次看、端的状态是否相同，以正确理解“不定”状态的含义。2. 维持一阻塞型D触发器功能测试。双D型正边沿异步置1端，置0端（或称异步置位，复位端）。CP为时钟脉冲端。（1） 分别在、端加低电平，观察并记录、端的状态。（2） 令、端为高电平，D端分别接高，低电平，用点动脉冲作为CP，观察并记录当CP为0、1、时Q端状态的变化。 图3.2 D FF逻辑符号（3） 当=1、CP=0（或CP=1），改变D端信号，观察Q端的状态是否变化？整理上述实验数据，将结果填入下表3.2中。（4） 令=1，将D和相连，CP加连续脉冲，用双踪示波器观察并记录Q相对于CP的波形。表3.2CPD01XX0110XX0111001111012. 负边沿JK触发器功能测试。双JK负边沿触发器74LS112芯片的逻辑符号如图3.3所示。自拟实验步骤，测试其功能，并将结果填入表3.3中。若令J=K=1时，CP端加连续脉冲，用双踪示波器观察QCP波形，和DFF的和端相连时观察到的端的波形相比较，有何异同点？3. 触发器功能转换 图3.3（1） 将触发器和JK触发器转换成T触发器，列出表达式，画出实验电路图。（2） 接入连续脉冲，观察各触发器CP及Q端波形。比较两者关系。（3） 自拟实验数据表并填写之。表3.3CPJK01XXXX10XXXX110X0111X011X0111X11四、实验报告1. 整理实验数据并填表。2. 写出实验内容3、4的实验步骤及表达式。3. 画出实验4的电路图及相应表格。4. 总结各类触发器的特点。实验四 三态输入触发器及锁存器一、实验目的1. 掌握三态输入触发器及锁存器的功能及使用方法。2. 学会用三态输入触发器和锁存器构成的功能电路。二、实验仪器及材料1. 双踪示波器2. 器件 CD4043 三态输出四RS触发器 一片 74LS75 四位D锁存器 一片三、实验内容1. 锁存器功能及应用图4.1为74LS75四D锁存器，每两个D锁存器由一个锁存信号G控制，当G为高电平时，输出端Q随输入端D信号的状态变化，当G由高变低时，Q锁存在G端由高变低前Q的电平上。图4.1 （1）验证图4.1锁存器功能，并列出功能状态表。（2）用74LS75组成的数据锁存器按图4.2接线，1D4D接逻辑开关作为数据输入端，G1,2和G1,4接到一起作为锁存选通信号ST，1Q4Q分别接到7段译码器的AD端，数据输出由数码管显示。 设：逻辑电平H为“1”，L为“0” ST=1，输入0001,0011,0111，观察数码管显示。 ST=0，输入不同数据，观察输出变化。 图4.2 图4.32. 三态输出触发器功能及应用。 4043为三态RS触发器，其包含有四个RS触发器单元，输出端均用CMOS传输门对输出状态施加控制。当传输门截止时，电路输出呈“三态”，即高阻状态。管脚排列见图4.3。（1）三态输入RS触发器功能测试 验证RS触发器功能，并列出功能表。 注意：（a）不用的输入端必须接地，输出端可悬空。 （b）注意判别高阻状态，参考方法：输出端为高阻状态时用万用表电压档测量电压为零，用点组档测量电压为无穷大。（2）用三态触发器4043构成总线数据锁存器图4.4是用4043和一个四2输入端与非门4081（数据选通器）及一片4069（做缓存冲器）构成的总线数据锁存器。（A） 分析电路的工作原理。（提示：ST为选通端，R为复位端， EN为三态功能控制端）。（B） 写出输出端Q与输入端A、控制端ST、EN的逻辑关系。（C） 按图接线，测试电路功能，验证（1）的分析。注意：4043的R和EN端不能悬空，可接到逻辑开关上。四、思考和选做1. 图4.2中输出端Q与输入端A的相位是否一致？如果想使输出端和输入端完全一致，应如何改动电路？2. 如果将输入端A接不同频率脉冲信号，输出结果如何？试试看。五、实验报告1. 总结三态输出触发器的特点。2. 整理并画出4043和74LS75的逻辑功能表。3. 比较图4.2和图4.4锁存器的异同，总结锁存器的组成、功能及应用。图4.4实验五 集成计数器及寄存器一、实验目的1. 熟悉集成计数器的逻辑功能和各控制端作用。2. 掌握计数器使用方法。二、实验仪器及材料1. 双踪示波器2. 器件：74LS90十进制计数器2片 74LS00二输入端四与非门1片三、实验内容及步骤1. 集成计数器74LS90功能测试。74LS90是二一五一十进制异步计数器， 逻辑简图为图5.1所示74LS90具有下述功能： 直接置0（R0（1）R0（2）=1）直接置9（S9（1）S9（2）=1）二进制计数（CP1输入QA输出） 图5.1 74LS90 逻辑图五进制计数（CP2输入QDQCQB输出）十进制计数（两种接法如图6.2A、B所示）按芯片引脚图分别测试上述功能并填入表5.1、表5.2、表5.3中。 （A） 十进制（B）二五混合进制2. 计数器级连分别用2片74LS90计数器级连成二五混合进制、十进制计数器。（1）画出连线电路图。（2）按图接线，并将输出端接到相应数码显示器的输入端，用单脉冲作为输入脉冲验证设计是否正确。 表5.3 十进制表5.1 功能表R0（1）R0（2）S9（1 S9（2）输出QDQCQBQAH H L XH H X LX X H HX L X LL X L XL X X LX L L X计数输出QDQCQBQA0123456789表5.2 二五混合进制计数输出QAQBQCQD01234567893. 任意进制计数器设计方法采用脉冲反馈法（称复位法或置位法）。可用74LS90组成任意模（M）计数器，图5.3是用74LS90实现模7计数器的两种方案。图（A）采用复位法，即计数计到M异步清0。图（B）采用置位法，即计数器M1异步置0。（A）（）图5.3 74LS90 实现七进制计数方法当实现十以上进制的计数器时可将多片级连使用。 图5.4是45进制计数的一种方案，输出为8421 BCD码。 图5.4（1）按图5.4接线，并将输出接到显示器上验证。（2）设计一个六十进制计数器并接线验证。（3）记录上述实验各级同步波形。四、实验报告1. 整理实验内容和各实验数据。2. 画出实验内容1、2所要求的电路图及波形图。3. 总结计数器使用特点。实验六 译码器和数据选择器一、实验目的1. 熟悉集成译码器。2. 了解集成译码器应用。二、实验仪器及材料1. 双踪示波器2. 器件 74LS139 24线译码器 1片 74LS153 双4选1数据译码器 1片 74LS00 二输入端四与非门 1片三、预习要求1. 预习译码器的工作原理。2. 预习数据选择器的工作原理。四、实验内容内容1. 译码器功能测试装将74LS139译码器按图6.1接线，按表6.1输入电平分别置位，填输出状态表 表6.1输入输出使能选择GBAY1 Y2 Y3 Y4HLLLLXLLHHXLHLH 图6.1内容2. 译码器转换将双24线译码器转换为38线译码器。（1）复画出转换电路图；（2）在学习机上接线并验证设计是否正确；（3）设计并填写该38线译码器功能表，画出输入、输出波形；内容3. 安数据选择器的测试及应用；（5） 复将双4选1数据选择器74LS153参照图6.2接线，测试其功能并填写功能表；7. 在将学习机脉冲信号源中固定连续脉冲4个不同频率的信号连接到数据选择器4个输入端，将选择端置位，使输出端可分别观察到4种不同频率脉冲信号；（3）设分析上述实验结果并总结数据选择器作用；图6.2 表6.2选择端数据输入端输出控制输出B AC0C1C2C3GYX XX X X XHL LL X X XLL LH X X XLL HX L X XLL HX H X XLH LX X L XLH LX X H XLH HX X X LLH HX X X HL五、实验报告1. 画出实验要求的波形图。2. 画出实验内容2、3的接线图。六、思考题1. 总结译码器和数据选择器的使用体会。专心-专注-专业实验七 555时基电路一、实验目的1. 掌握555时基电路的结构和工作原理，学会对此芯片的正确使用。2. 学会分析和测试用555时基电路构成的多协振荡器、单稳态触发器，RS触发器等三种典型电路。二、实验仪器及材料1. 示波器2. 器件 NE556（或LM556，5G556等）双时基电路 1片 二极管1N4148 2只电位器 22K，1K 2只电阻、电阻 若干扬声器 一支三、预习要求1. 预习555时基电路的工作原理。四、实验内容内容1. 时基电路功能测试本实验所用的555时基电路芯片为NE556，同一芯片上集成了两个各自独立的555时基电路，图中各管脚的功能简述如下：（1） TH高电平触发端：当TH端电平大于2/3Vcc，输出端OUT呈低电平，DIS端导通；（2） 低电平触发端：当端电平小于1/3Vcc时，OUT端呈现高电平，DIS端关断；（3）复位端：=0，OUT端输出低电平，DIS端导通；（4）VC控制电压端：VC接不同的电压值可以改变TH、的触发电平值；（5）DIS放电端：其导通或关断为RC回路提供了放电或充电的通路；（6）OUT输出端；表7.1芯片的功能如表7.1所示，管脚如图7.1所示，功能简图如图7.2所示。（1）按图7.3接线，可调电压取自电位器分压器；（2）按表7.1逐项测试其功能并记录；内容2. 555时基电路构成的多谐振荡器电路如图7.4所示。图7.1 时基电路556管脚图 图7.2 时基电路功能简图图7.3 测试接线图 图7.4 多谐振荡器电路（1）按图接线。图中元件参数如下：R1=15K R2=5KC1=0.033F C2=0.1F（2）用示波器观察并测量OUT端波形的频率；和理论估算值比较，算出频率的相对误差值；8. 若将电阻值改为R1=15K R2=10K，电容C不变，上述的数据有何变化？（4）根据上述电路的原理，充电回路的支路是R1R2C1，放电回路的支路是R2C1，将电路略作修改，增加一个电位器RW和两个引导二极管，构成图7.5所示的占空比可调的多谐振荡器；其占空比q为 改变RW的位置，可调节q值；合理选择元件参数(电位器选用22K)，使电路的占空比q=0.2，调试正脉冲宽度为0.2ms；调试电路，测出所用元件的数值，估算电路的误差；内容3. 555构成的单稳态触发器实验如图7.6所示。图7.5 占空比可调的多谐振荡器电路 图7.6 单稳态触发器电路（1） 按图7.6接线，图中R=10K，C1=0.01F，V1是频率约为10KHZ左右的方波时，用双踪示波器观察OUT端相对于V1的波形，并测出输出脉冲的宽度TW；（2）调节V1的频率，分析并记录观察到的OUT端的波形变化；（3）若想使TW=10S，怎样调整电路？测出此时各有关的参数值；内容4. 555时基电路构成的R-S触发器实验如图7.7所示。（1）先令VC端悬空，调节R，端的输入电平值，观察V0的状态在什么时刻由0变1，或由1变0？测出V0的状态切换时，R、端的电平值；（2） 若要保持V0端的状态不变，用实验法测定R、端应在什么电平范围内？整理实验数据，列成真值表的形式；和RSFF比较，逻辑电平、功能 图7.7 R-S触发器电路 等有何异同；（3） 若在VC端加直流电压VCV，并令VCV分别为2V,4V时，测出此时V0状态保持和切换时R、端应加的电压值是多少？试用实验法测定；内容5. 应用电路图7.8所示用556的两个时基电路构成低频对高频调制的救护车警铃电路。（1）参考实验内容2确定图7.8中未定元件参数；（2）按图接线，注意扬声器先不接；（3）用示波器观察输出波形并记录；（4）接上扬声器，调整参数到声响效果满意；图7.8 用时基电路组成警铃电路内容6. 时基电路使用说明556定时器的电源电压范围较宽，可在-5V-16V范围内使用（若为CMOS的555芯片则电压范围在-3V-18V内）电路的输出有缓冲器，因而有较强的带负载能力，双极性定时器最大的灌电流和拉电流都在200mA左右，因而可直接推动TTL或CMOS电路中的各种电路，包括能直接推动蜂鸣器等器件。本实验所使用的电源电压VCC=-5V。五、实验报告1. 按实验内容各步要求整理实验数据。2. 画出实验内容3和5中的相应波形图。3. 画出实验内容5最终调试满意的电路图并标出各元件参数。六、思考题1. 总结时基电路基本电路及使用方法。实验八 时序电路测试及研究一、实验目的1. 利掌握常用时序电路分析，设计及测试方法。2. 训练独立进行实验的技能。二、实验仪器及材料1. 双踪示波器2. 器件 74LS73 双J-K触发器 2片 74LS175 四D触发器 1片 74LS10 三输入端三与非门 1片 74LS00 二输入端四与非门 1片三、预习要求 1. 预习时序电路的工作原理。四、实验内容内容1. 异步二进制计数器（2） 按图8.1接线图8.1（2）由CP端输入单脉冲，测试并记录Q1Q2端状态及波形；（3）试将异步二进制加法计数改为减法计数，参考加法计数器，要求实验并记录；内容2. 异步二十进制加法计数器（2） 按图8.2接线.QA、QB、QC、QD 4个输出端分别接发光二极管显示，CP端接连续脉冲或单脉冲；（2）在CP端接连续脉冲，观察CP、QA、QB、QC及QD 的波形；（3）画出CP、QA、QB、QC及QD 的波形；图8.2内容3. 自循环移位寄存器环形计数器。（4） 按图8.3接线，将A、B、C、D置为1000，用单脉冲计数，记录各触发器状态；图8.3改为连续脉冲计数，并将其中一个状态为“0”的触发器置为“1”（模拟干扰信号作用的结果），观察计数器能否正常工作，分析原因；（2） 按图8.4接线，与非门用74LS10三输入端三与非门重复上述实验，对比实验结果，总结关于自启动的体会；图8.4五、实验报告1. 画出实验内容要求的波形及记录表格。六、思考题1. 总结时序电路特点。实验九 时序电路应用一、实验目的1.通过实验，掌握一般同步时序电路的功能测试方法，学会自行设计同步时序电路。二、实验仪器及材料1. TTL 芯片2. 74LS112 双下降沿沿J-K触发器 1片74LS00 四2输入与非门 1片74LS86 四2输入异或门 1片74LS51 2路3-3输入，2路2-2输入与或非门三、预习要求1. 预习一般同步时序电路的功能测试方法。四、实验内容内容1. 同步时序电路的功能测试图9.1所示电路为一般的同步时序电路。图中x为输入量，z为电路的输出。FF1、FF2用74LS112双下降沿触发的触发器。完成电路的接线。用点动脉冲作为时钟cp，测试电路的功能，并将结果画成状态转换图的形式。内容2. 同步时序电路的设计图9.1同步时序电路 图9.2状态转移图图9.2所示为某同步时序电路的状态转换图。图中Y、X为输入变量，S、P为电路的两个输出量。若考虑用两个J-KFF来实现该电路，且S0S1的状态分别取Q2Q1为00，01，10和11来表示。试自行设计该时序电路，并完成电路的接线。按状态图给定的条件，逐一测试电路的功能。五、实验报告1. 回答思考题的内容。六、思考题1.同步时序电路的特点是什么？在测试其功能时和一般的计数电路相比较有什么不同？若仅在电路的cp端加脉冲，电路的状态和输出都不变化，是否能确定该电路此时一定处在无效状态情况下？2.同步时序电路在设计时，怎样确定电路的状态编码？试改变一下本实验第二部分电路设计中S0S1的状态编码，重新设计电路，你认为哪个电路更好些？实验十 四路优先判决电路一、实验目的1. 掌握D触发器，与非门等数字逻辑基本电路原理及应用。2. 联系分析故障及排除故障能力。二、实验仪器及材料1. 74LS00、74LS20、74LS175、NE555、音乐片 各一片2. 按键开关 4只3. 双刀双位开关 1只4. 电阻、电容 若干只三、预习要求1. 认真阅读本实验说明，分析电路工作原理。2. 在图28中标注管脚号，拟定实验步骤。四、实验说明实验电路如图10.1所示优先判决电路是通过逻辑电路判断哪一个预定状态优先发生的一个装置i，可用于智力竞赛抢答及测试反应能力等。S1S4为抢答人所用按钮，LED1LED4为抢答成功显示，同时扬声器发声。工作要求：1.控制开关在“复位”位置时，S1S4按下无效。2.控制开关打到“启动”位置时：a.S1S4无人按下时LED不亮，扬声器不发声。b.S1S4有一个按下，对应LED亮，扬声器发声。其余S开关再按则无效。3.控制开关SC打到“复位”时，电路恢复等待状态，准备下一次抢答。五、实验内容1. 按图正确接线，按预习拟定的实验步骤工作。2. 按上述工作要求测试电路工作情况。（至少4次，即S1S4各优先一次）3. 对应预习原理分析电路工作状态并测试。如电路工作不正常，自行研究排除。附注：KD128为门铃音乐集成电路，其4脚为高电平时发声，声音有“叮咚”等声。亦可用其他音乐电路或蜂鸣器等作声响元件。图10.1 实验电路图六、思考题1.简要说明电路的工作原理。实验十一 全加器的模块化程序设计与测试一、实验目的1. 设计半加器，并建立符号“Symbol”2. 利用半加器来设计全加器。3. 熟悉模块化设计方法和调用程序方法。二、实验仪器及材料1. 电脑2. Quartus 软件及ADS软件三、预习要求1. 预习全加器的工作原理。2. 预习半加器、全加器的逻辑电路设计。四、实验内容首先总体上介绍系统级的模块化设计方法，然后设计半加器的逻辑电路图，并通过功能仿真和时序仿真来验证。利用模块化设计方法来实现全加器的逻辑电路，并通过功能仿真和时序仿真来验证。内容1. 半加器的逻辑电路设计（1）设计半加器的逻辑电路，并通过功能仿真和时序仿真来验证；（半加器程序名设定为HA）