集成电路课程设计报告(共28页).doc

精选优质文档-倾情为你奉上课 程 设 计 课程名称 集成电路分析与设计基础 题目名称 集成电路课程设计 学生学院 材料与能源学院 专业班级 09微电子(2)班 学 号 学生姓名 黄海荣 指导教师 刘远老师 2012年 6月28日目 录1目的与任务22.教学内容基要求23.设计的方法与计算分析23.1 74HC139芯片简介33.2电路设计43.3功耗与延迟估算134. 电路模拟 154.1直流分析16 4.2 瞬态分析17 4.3 功耗分析195.版图设计 22 5.1 输入级的设计22 5.2 内部反相器的设计22 5.3输入和输出缓冲门的设计22 5.4内部逻辑门的设计23 5.5输出级的设计23 5.6连接成总电路图24 5.3版图检查246.版图整理267.心得体会278.参考文献 28集成电路课程设计1. 目的与任务本课程设计是集成电路分析与设计基础的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计电路设计及模拟版图设计版图验证等正向设计方法。2. 教学内容基本要求2.1课程设计题目及要求器件名称：含两个2-4译码器的74HC139芯片要求电路性能指标：可驱动10个LSTTL电路（相当于15pF电容负载）；输出高电平时，20uA, =4.4V;输出低电平时，4mA， =0.4V输出级充放电时间=，25ns；工作电源5V，常温工作，工作频率=30MHZ，总功耗=15mW。2.2课程设计的内容1. 功能分析及逻辑设计；2. 电路设计及器件参数计算；3. 估算功耗与延时；4. 电路模拟与仿真；5. 版图设计；6. 版图检查：DRC与LVS；7. 后仿真(选做)；8. 版图数据提交。2.3课程设计的要求与数据1. 独立完成设计74HC139芯片的全过程；2. 设计时使用的工艺及设计规则： MOSIS:mhp_ns8；3. 根据所用的工艺，选取合理的模型库；4. 选用以lambda()为单位的设计规则；5. 全手工、层次化设计版图；6. 达到指导书提出的设计指标要求。3. 设计的方法与计算分析3.1 74HC139芯片简介74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图3-1所示，其逻辑真值表如表3-1所示 图3-1 74HC139管脚图表3-1 74HC139真值表由于74HC139芯片是由两个2-4译码器组成，两个译码器是独立的，所以，这里只分析其中一个译码器。由真值表可以看出，Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，Y0-Y3为输出端，而且是低电平有效。分析其逻辑功能，可以得到逻辑表达式：由逻辑表达式可以得到的逻辑图如图3-2所示图3-2 74HC139逻辑图3.2 电路设计本次电路设计采用的是m12_125.md模型的各参数。其参数如下：N管： =3.9×8.85×F/m =1215.74 P管：=3.9×8.85×F/m 3.2.1输出级电路设计据要求，输出级等效电路如图3-3所示，输入Vi为前一级的输出，可认为是理想的输出，即=,=。图3-3 输出级等效电路输出级N管的计算当输入为高电平时，输出为低电平，N管导通，后级TTL有较大的灌电流输入，要求4mA，=0.4V，依据MOS管的理想电流统一方程式：可以求出的值。其主要计算如下: = 13输出级P管的计算当输入为低电平时，输出为高电平，P管导通。同时要求N管和P管的充放电时间，分别求出这两个条件下的极限值，然后取大者。以20uA,为条件计算极限值，用MOS管理想电流方程统一表达式：可以求出的值。其主要计算如下： = 23N管和P管的充放电时间和表达式分别为以计算的值。其计算如下：设由，故有 =代入数据，化简可以得=，代入，得到比较两种方法的，取其中的最大值，即取3.2.2内部基本反相器中的各MOS 尺寸的计算 内部基本反相器如图3-4所示，它的N管和P管尺寸依据充放电时间和方程来求。关键点是先求出式中的(即负载)。图3-4 内部反相器它的负载由以下内部反相器（如右图所示）的负载由CL以下三部分电容组成：本级漏极的PN结电容CPN；下级的栅电容Cg；连线杂散电容CS。本级漏极PN结电容CPN计算CPNCja×（Wb）+Cjp×(2W+2b)其中Cja是每um2的结电容，Cjp是每um的周界电容，b为有源区宽度，可从设计规则获取。在这里，最小孔为2×2，孔与多晶硅栅的最小间距为2，孔与有源区边界的最小间距为2，则取b6。总的漏极PN结电容应是P管 的和N管的总和，即：CPNCja×（WNWP）bCjp×(2WN2WP4b)分析到整个电路一条支路大概有6个级，取tr=tf=0.5ns，采用的模型参数有： 代入数据到的式子得 =(注意这里的和都用国际单位表示)栅电容Cg计算CgCg.NCg.P（WNWP）L此处和为与本级漏极相连的下一级N管和P管的栅极尺寸，近似取输出级的和值。这里和采用输出级的大小进行计算。由设计规则，L=2，=1.0um，代入得到连线杂散电容Cs一般CPNCg10CS，可忽略CS作用。所以，内部基本反相器的总负载电容为上述各电容计算值之和。即有把代入tr和tf的计算式，并根据tr=tf25ns的条件，计算出和。代入的方程有：（关系式）又有=、以及式子联立，可以解得 ，联立关系式可以解得 3.2.3 内部逻辑门MOS尺寸的计算 内部逻辑门的电路如图3-5所示。根据截止延迟时间和导通延迟时间 的要求，在最坏情况下，必须保证等效N管、P管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N管的尺寸放大3倍，而P管尺寸不变，即：代入内部反相器的宽长比，可以算出逻辑MOS尺寸：图3-5 内部逻辑门电路 3.2.4输入级设计由于本电路是与TTL兼容，TTL的输入电平ViH可能为2.4V，如果按正常内部反相器进行设计，则N1、P1构成的CMOS将有较大直流功耗。故采用图3-6示的电路，通过正反馈的P2作为上提拉管，使ViH较快上升，减小功耗，加快翻转速度。图3-6 输入级电路（1）提拉管P2的（W/L）P2计算为了节省面积，同时又能使ViH较快上升，取（W/L）P21。理论上，这里取L=2,W=2。而且为了方便画图，这里就去L=6。（2）CMOS 反相器P1管（W/L）P1的计算此P1管应取内部基本反相器的尺寸（具体计算过程见内部基本反相器中各MOS尺寸的计算）。因此这里取 （3）CMOS 反相器N1管（W/L）N1的计算由于要与TTL电路兼容，而TTL的输出电平在0.42.4V之间转换，因此要选取反相器的状态转变电平：又知：,代入数据，有 式中：,，两式子相比，有 3.2.5 缓冲级设计 输入缓冲级 由74HC139的逻辑图可知，在输入级中有三个信号：Cs、A1、A0。其中Cs经一级输入反相器后，形成, 用去驱动4个三输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用驱动，必须加入缓冲门。由于A1、A0以及、各驱动内部与非门2个，所以可以不用缓冲级。Cs缓冲级的设计过程如下： Cs的缓冲级与输入级和内部门的关系如图3-7所示。图3-7 Cs的缓冲级图中M1为输入级，M2为内部门，M3为缓冲级驱动门。M1的P管和N管的尺寸即为上述所述的输入级CMOS反相器P1管和 N1管尺寸，M2的P管和N管的尺寸即为内部基本反相器P1管和 N1管尺寸，M3的P管和N管的尺寸由级间比值（相邻级中MOS管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为210。具体可取。N为扇出系数，它的定义是：在本例中，前级等效反相器栅的面积为M2的P管和N管的栅面积总和，下级栅的面积为4个三输入与非门中与Cs相连的所有P管和N管的栅面积总和。因此， 6.4则则有： 缓冲输出级由于输出级部分要驱动TTL电路，其尺寸较大，因而必须在与非门输出与输出级之间加入一级缓冲门M1，如图3-8所示。将与非门M0等效为一个反相器，类似上述Cs的缓冲级设计，计算出M1的P管和N管的尺寸。图3-8 输出缓冲级计算类似于输入级：3.2.6 输入保护电路设计因为MOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种原因（如触摸），感应的电荷无法很快地泄放掉。而MOS器件的栅氧化层极薄，这些感应的电荷使得MOS器件的栅与衬底之间产生非常高的电场。该电场强度如果超过栅氧化层的击穿极限，则将发生栅击穿，使MOS器件失效，因此要设置保护电路。 可设计如图3-9所示的输入保护电路。保护电路中的电阻可以是扩散电阻、多晶硅电阻或其他合金薄膜电阻，其典型值为300500。二极管的有效面积可取500m2，或用Shockley方程计算。 由于保护电路计算比较复杂，因此在版图设计中直接调用库中的标准pad，因其包含保持电路，就不必另外的保护电路设计。图3-9 保护电路至此，完成了全部器件的参数计算，汇总列出各级N管和P管的尺寸如下：输入级： 内部反相器; 输入缓冲级： 内部逻辑门： 缓冲输出级： 输出级： 3.3 功耗与延迟估算在估算延时、功耗时，从输入到输出选出一条级数最多的支路进行估算。74HC139电路从输入到输出的所有各支路中，只有Cs端加入了缓冲级，因而增加了延时与功耗，因此在估算延时、功耗时，就以Cs支路电路图(如下图所示)来简化估算。图3-10 估算延时、功耗Cs支路电路3.3.1 模型简化由于在实际工作中，四个三输入与非门中只有一个可被选通并工作，而另三个不工作，所以估算功耗时只估算上图所示的支路即可。在Cs端经三级反相器后，将不工作的三个三输入与非门等效为负载电容CL1，而将工作的一个三输入与非门的两个输入接高电平，只将Cs端信号加在反相器上。在X点之前的电路，由于A0，A1，Cs均为输入级，虽然A0、A1比Cs少一个反相器，作为工程估算，可以认为三个输入级是相同的，于是，估算功耗时对X点这前的部分只要计算Cs这一个支路，最后将结果乘以3倍就可以了。在X点之后的电路功耗，则只计算一个支路。3.3.2 功耗估算CMOS电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗。由于CMOS电路忽略漏电，静态功耗近似为0，工作频率不高时，也可忽略交变功耗，则估算时只计算瞬态功耗PT即可。PT是上述Cs支路各级器件功耗的总和（共有6级），即：PT=CL总Vdd2fmax其中：为本级漏极PN结电容，按3.2.2相关公式计算： 为与本级漏极相连的下一级栅电容，按3.2.2的计算（这里忽略输入提拉管的电容做近似计算）：为本级漏连接到下一级栅连线杂散电容，其值较小，可忽略不计。为断开的三个三输入的非门栅电容，按3.2.2的计算（这里取其中一个门做近似）：=为最后一级（即输出级）的下一级栅电容，即负载电容15pF。X前、X后表示Cs支路电路中X点之前或X点之后的所有器件。 对于74HC139器件，整个芯片功耗为2PT: 符合设计要求。3.3.3 延迟估算算出每一级等效反相器延迟时间，总的延迟时间为各级（共6级）延迟时间的总和。各级等效反相器延迟时间可用下式估算： 各字母的意义如图3-11所示。图3-11 延迟时间，上升与下降时间由上面的计算可以看出，即最后一级（即输出级）的下一级栅电容比起其它电容都大得多，在这里为了简化运算，用最后一级功耗乘以级数进行估算。所以有 符合设计要求。4.电路模拟电路模拟中为了减小工作量，使用上述功耗与延迟估算部分用过的Cs支路电路图。为了计算出功耗，在两个电源支路分别加入一个零值电压源VI1和VI2，电压值为零（如下图3-12所示），在模拟时进行直流扫描分析，然后就可得出功耗。图3-12 电路模拟用Cs支路电路把此电路图转化为SPICE文件，加入电路特性分析指令和控制语句，即可进行电路模拟。4.1直流分析直流分析：当VCS由0.4V变化到2.4V过程中，观察波形得到阈值电压（状态转变电平）VI*。VI*的值应为1.4V。直流分析的电路图如图4-1所示，其对应的SPICE文件如图4-2所示，直流分析的输入输出电压曲线如图4-3所示。图4-1 直流分析电路图图4-2 直流分析SPICE设置图4-3 直流分析输入输出电压关系分析：从电压关系可以看出，转变电平大约在1.4V左右，符合设计的要求。因此所画电路通过了直流分析测试。4.2 瞬态分析从波形中得到tpLH、tpHL、tr和tf，然后进行相关计算。瞬态分析的电路图见图4-4所示，其对应的瞬态分析的SPICE文件设置见图4-5所示。对应的瞬态分析的结果见图4-6。图4-4 瞬态分析电路图图4-5 瞬时分析SPICE设置图4-6 瞬态分析输入输出电压关系由W-edit可以得到其瞬态参数如下：tr=1.93ns tf =2.45ns tpLH=2.60ns tpHL=3.29ns 则满足电路设计要求。4.3 功耗分析对电压源VI1和VI2进行直流扫描分析：“.dc lin source VI1 0 5 0.1 sweep lin source VI2 0 5 0.1 ”，输出“.print dc p( VI1) p(VI2)”。功耗分析的电路原理图见图4-7，SPICE文件设置见图4-8，功耗分析结果见图4-9。这里的功耗分析采用的是静态功耗，所以这里没有加入脉冲源，只有直流电源。图4-7 功耗分析电路原理图图4-8 功耗分析SPICE设置图4-9 功耗分析结果从波形中得出p( VI1 )max=-782.46pW p(VI2)max=-102.24nW，总功耗： Ptotal2×3×p( VI1 )maxp(VI2)max=209nW模拟分析得到的结果与设计指标比较。可以看出，这次的电路设计满足设计要求。5. 版图设计这次的版图设计采用的是层次化、全手工设计版图。所谓的层次化设计版图，就是先设计单元版图，由简单的单元版图再组成较复杂的单元版图，一层层设计，直至完成芯片的整体版图。5.1 输入级的设计输入级的设计如图5-1所示，。图5-1 输入级版图5.2 内部反相器的设计内部反相器的宽长比比较小，考虑到这个原因，采用了将源、漏极的区域扩大的方法，以保证能够符合设计规则。设计的版图见图5-2。图5-2 内部反相器版图5.3 输入和输出缓冲门的设计对于缓冲门，由于其管的宽长比比较大，这里采用了梳状结构，从而减少了其管的面积，有效的利用的设计空间，其设计原理与内部反相器类似。具体的版图见图5-3-1和5-3-2。 图5-3-1 输入缓冲门 图5-3-2 输出缓冲门5.4 内部逻辑门的设计内部逻辑门涉及到的管比较多，区别于梳状结构，这里采用了多条多晶硅栅，而又考虑到尽量只用第一层金属线来布线（这样在总图连接引线会更加方便，更加容易），这里引出了多晶硅栅分别接输入端口。所设计的版图见图5-4。图5-4 内部逻辑门版图5.5 输出级的设计从计算中可以看出，输出级的管的宽长比相比其它级来说是最大的，因此这里必须采用梳状结构。而且需要多个管并联来实现较大的宽长比。输出级的版图见图5-5。图5-5 输出级的版图5.6 连接成总电路图至此，每一个级的版图都设计出来了，现在可以进行各个版图的整合成总的版图。按照图3-2所示的逻辑图接线，得到最终的电路版图。5.7 版图检查5.7.1 版图设计规则检查（DRC）这一个操作与每一个子模块的设计必须同步进行。做DRC检查时应该分成小块（单元）检查。每一部分做成一个单元，每个单元进行DRC检查。在全部通过后，将单元组合成电路，最终做一次全版图的DRC，以确保全版图正确。总图的版图设计规则检查见图5-7所示。图5-7 总图的DRC检查由DRC检查结果可以看出，总图能够通过DRC检查。5.7.2 电路网表匹配（LVS）检查电路图提取的网表文件(.sp)与版图提取的网表文件(.spc)，进行元件和节点的匹配检查。如果匹配，表明版图的连接及版图中各管子的生成是正确的。因此，只要保证电路图是正确的，LVS检查就可以验证版图的正确性。LVS检查的结果见图5-8。图5-8 总图LVS对照检查结果由结果可以看出，电路原理图与电路版图不能正常匹配，这一步需要进一步研究与修正。6. 版图整理到这里，原理图以及版图的设计都完成了。整理总的原理图和总的版图电路原理图总图总电路版图7. 心得体会这次课程设计给我最大的感受是相对以前做的设计，这次的难度有了大幅的提升，虽然我对画版图这一块还是挺感兴趣的，但是，光是前期准备部分就足以消耗大量的时间，并且“做了出来也不一定是正确的”。我深深地知道，这次设计我做的是想当之失败的，包括前期参数的计算，与版图的设计，虽然有之前的实验课做为基础，但发现“设计”与跟课本做实验，还是相关非常非常之大的。开始的时候，自己亲手算的数据，连最基本的仿真都没有成功，根本就谈不上版图。后来还是请来各路同学帮忙，才学会了修改，勉强称得上可以做版图。于是，就开始一小块一小块地把各个模块，模仿着实验书，画出来，把电路图转换成版图，真一点不比考试时那种画图来得简单，除了基本地考虑各端的布置，还由于重叠率太高，一不细心很容易“塔错线”，然后才到考虑通孔等细节，要画多少个孔，怎么连接，最关键的，一定要按照工艺给出的规则（DRC）逐个逐个地边检查边画。怪不得老师当时说版图是适合女生做的。由于，刚开始完全没想过怎么去参考过往的设计作品，只是看着课程设计指导书去模仿着画，刚开始也是使用的梳状结构，抱着“一定要比别人好”的雄心壮志去画，但一检测发现各种各样的DRC错误，耗费了很长的时间去完成，好不容易算是勉强完成了，发现连导出SPC文件都导出不了。测试了很久，还是想起了老师上课时的一句话，“重画”，于是又重头搞了一次，依旧无法成功，问其他同学，大家都牌一片混乱之中，有些说工艺文件有错误，有些说软件有些匹配问题，如只默认读_125的文件等等。后来找到了跟我一样任务的同学，希望一起完成，改用了其他工艺和规则之后，算是顺利通过仿真和DRC的检测但这一切建立在我们使用了最原始的分立式的版图画法。根本就没有采用梳状结构，看着其他同学做的，真是好得我不敢相信。对此，我甚至有些担忧，虽然花费了不少时间去完成，但做出来的东西（LVS还是过不了），实在是连自己都说服不了。或者是自己身上也出了很多问题吧，没有多找老师请教，更多的是自己埋头苦干，一下就到了要验收之时，最后只能退而求其次了。其实我本来还是非常喜欢课程设计的，毕竟相比理论知识，有更多的动手机会，和兴趣性。能锻炼自己的实践能力，并且能独立地完成一些事情。后来我问了学习委员，他说，是自己做的就是最好的。虽然我希望可以拿个好点的分数，但现在的期待只是能过就不错了。在这里，非常感谢带我一起做的蔡同学以及所有给予我帮助的同学与老师。希望下次的课程设计可以做得更好。8. 参考文献上网收集相关资料.陈先朝. 集成电路课程设计指导书. 2009.廖裕评，陆瑞强编. Tanner Pro 集成电路设计与布局实战指导M. 北京：科学出版社，2007年：1274.朱正涌. 半导体集成电路M. 北京：清华大学出版社，2009年：388409.王志功等. 集成电路设计M. 北京：电子工业出版社，2008年：1295.专心-专注-专业