EDA实验报告-数字秒表.docx
精选优质文档-倾情为你奉上EDA实验报告数字秒表的设计指导老师：谭会生班级：电技1503学号：姓名：冯博交通工程学院2017.10.28 实验二 数字秒表电路的设计一、实验目的 1.学习Quartus 软件的使用方法。 2.学习GW48系列或其他EDA实验开发系统的基本使用方法。 3.学习VHDL程序的基本结构和基本语句的使用。二、实验内容设计并调试一个计时范围为0.01s1h的数字秒表，并用GW48系列或其他EDA实验开发系统进行硬件验证。三、实验要求 1.画出系统的原理框图，说明系统中各主要组成部分的功能。 2.编写各个VHDL源程序。 3.根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。 4.根据选用的EDA实验开发装置偏好用于硬件验证的管脚锁定表格或文件。 5.记录系统仿真，逻辑综合及硬件验证结果。 6.记录实验过程中出现的问题及解决方法。四、实验条件 1.开发软件：Quartus 13.0. 2.实验设备：GW48系列EDA实验开发系统。 3.拟用芯片：EP3C55F484C7五、实验设计 1.设计思路要设计一个计时范为0.01S1h的数字秒表，首先要有一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一个计数器需要设置清零信号输入外，还需为六个技术器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器以及两个六进制记数器组成，如图1所示。系统原理框图 2.VHDL程序 （1）3MHz100Hz分频器的源程序CLKGEN.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN IS PORT(CLK: IN STD_LOGIC; -3MHZ信号输入 NEWCLK: OUT STD_LOGIC); -100HZ计时时钟信号输出END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER: INTEGER RANGE 0 TO 10#; -十进制计数预置数 BEGIN PROCESS(CLK) IS BEGIN IF CLK' EVENT AND CLK='1'THEN IF CNTER=10#THEN CNTER<=0; -3MHZ信号变为100MHZ，计数常熟为30000 ELSE CNTER<=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CNTER) IS -计数溢出信号控制 BEGIN IF CNTER=10#THEN NEWCLK<='1' ELSE NEWCLK<='0' END IF; END PROCESS;END ARCHITECTURE ART;六进制计数器的源程序CNT6.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 IS PORT(CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC);END ENTITY CNT6;ARCHITECTURE ART OF CNT6 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA) IS BEGIN IF CLR='1'THEN CQI<="0000" ELSIF CLK'EVENT AND CLK='1'THEN IF ENA='1'THEN IF CQI="0101" THEN CQI<="0000" ELSE CQI<=CQI+'1' END IF; END IF; END IF; END PROCESS; PROCESS(CQI) IS BEGIN IF CQI="0000" THEN CO<='1' ELSE CO<='0' END IF; END PROCESS; CQ<=CQI;END ARCHITECTURE ART; 十进制计数器的源程序CNT10.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC; CLR:IN STD_LOGIC; ENA: IN STD_LOGIC; CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC );END ENTITY CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA) IS BEGIN IF CLR='1' THEN CQI<="0000" ELSIF CLK'EVENT AND CLK='1' THEN IF ENA='1' THEN IF CQI="1001" THEN CQI<="0000" ELSE CQI<=CQI+'1'END IF; END IF; END IF; END PROCESS; PROCESS(CQI) IS BEGIN IF CLK'EVENT AND CLK='1' THEN IF CQI<"1001" THEN CO<='0' ELSE CO<='1'END IF; END IF; END PROCESS; CQ<=CQI;END ARCHITECTURE ART;数字秒表的源程序TIMES.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TIMES IS PORT(CLR: IN STD_LOGIC; CLK: IN STD_LOGIC; CLK2: IN STD_LOGIC; ENA: IN STD_LOGIC; COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY TIMES;ARCHITECTURE ART OF TIMES IS COMPONENT CLKGEN IS PORT(CLK: IN STD_LOGIC; NEWCLK: OUT STD_LOGIC); END COMPONENT CLKGEN; COMPONENT CNT10 IS PORT(CLK, CLR, ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC); END COMPONENT CNT10; COMPONENT CNT6 IS PORT(CLK, CLR, ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC); END COMPONENT CNT6; COMPONENT CTRLS IS -元件定义语句 PORT(CLK: IN STD_LOGIC; -端口说明语句（端口名：端口模式 数据类型） SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END COMPONENT CTRLS;COMPONENT DISPLAY IS -元件定义语句 PORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); DATAIN: IN STD_LOGIC_VECTOR(23 DOWNTO 0); COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END COMPONENT DISPLAY; SIGNAL S0: STD_LOGIC; SIGNAL S1, S2, S3, S4, S5: STD_LOGIC; SIGNAL SEL: STD_LOGIC_VECTOR(2 DOWNTO 0); -定义1个标准位矢量的位矢量信号SEL,含有3个元素 SIGNAL DOUT:STD_LOGIC_VECTOR(23 DOWNTO 0); -定义1个标准位矢量的位矢量信号DOUT，有24个数组元素 BEGIN U0: CLKGEN PORT MAP(CLK=>CLK, NEWCLK=>S0); -名字关联 U1: CNT10 PORT MAP(S0, CLR, ENA, DOUT(3 DOWNTO 0), S1); U2: CNT10 PORT MAP(S1, CLR, ENA, DOUT(7 downto 4), S2); -位置关联 U3: CNT10 PORT MAP(S2, CLR, ENA, DOUT(11 DOWNTO 8), S3); U4: CNT6 PORT MAP(S3, CLR, ENA, DOUT(15 DOWNTO 12), S4); U5: CNT10 PORT MAP(S4, CLR, ENA, DOUT(19 DOWNTO 16), S5); U6: CNT6 PORT MAP(S5, CLR, ENA, DOUT(23 DOWNTO 20); U7: CTRLS PORT MAP(CLK2,SEL); U8: DISPLAY PORT MAP(SEL(2 DOWNTO 0),DOUT(23 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0); -位置关联方式END ARCHITECTURE ART;六、实验结果及总结 （1） 仿真波形 本设计包括两个层次，先进行底层的分频器CLKGEN、十进制计数器CNT10和六进制计数器CNT6的仿真，再进行顶层TIMES的仿真。（2）管脚锁定文件根据TIMES的电路结构图确定引脚的锁定如下图所示：（3）系统仿真结果CLKGEN的仿真结果如图所示：CNT6的仿真结果如图所示：CNT10的仿真结果如图所示：TIMES的仿真结果如图所示：从仿真的结果可以看出，底层的CLKGEN、CNT6、CNT10程序和顶层的TIMES程序都能实现预期功能，符合设计要求。同时从系统时序仿真结果可以看出，从输入到输出有一定的延时，这正是器件延时特性的反映。（4）逻辑综合结果使用Quartus 13.0进行逻辑综合后，TIMES的RTL视图如图所示：（5）实物仿真DEA实验报告实验一:数字秒表的设计实验时间:2017年10月28号指导老师:谭会生 学生姓名:马啸韬班级:电子科学与技术1503班学号:交通工程学院2017年10月28号1. 实验目的:(1) 学习QuartusII/ISE Design Suite软件的基本使用方法.(2) 学习GW48系列或其他EDA实验开发系统的基本使用方法.(3) 学习VHDL程序的基本结构和基本语句的使用.2.实验内容 设计并调试好一个计时范围为0.011h的数字秒表，并用GW48系列或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。3. 实验条件（1） 开发软件：Quartus8.0（2） 实验设备：GW48系列EDA实验开发系统（3） 拟用芯片：EPM7128S-PL844.实验设计（1）系统原理:需设计一个计时范围为0.01s1h的数字秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一个计时器需设置清零信号输入外，还需要为六个计时器设置时钟使能信号，以便作为秒表计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器（1/100s、1/10s、1s、1min）以及两个六进制计时器（10s、10min）组成，如图所示。(2)VHDL源程序CLKGEN的VHDL源程序-CNT9999.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN ISPORT(CLK: IN STD_LOGIC; -3MHZNEWCLK: OUT STD_LOGIC); -100HZEND ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN ISSIGNAL CNTER: INTEGER RANGE 0 TO 10#; BEGINPROCESS(CLK) ISBEGINIF CLK' EVENT AND CLK='1'THENIF CNTER=10#THEN CNTER<=0; 100MHZ，计数常熟为30000ELSE CNTER<=CNTER+1;END IF;END IF;END PROCESS;PROCESS(CNTER) IS BEGIN IF CNTER=10#THEN NEWCLK<='1' ELSE NEWCLK<='0' END IF; END PROCESS;END ARCHITECTURE ART;CNT6的VHDL源程序-六进制计数模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT(CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC);END ENTITY CNT6;ARCHITECTURE ART OF CNT6 ISSIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK,CLR,ENA) ISBEGIN IF CLR='1'THEN CQI<="0000" ELSIF CLK'EVENT AND CLK='1'THEN IF ENA='1'THEN IF CQI="0101" THEN CQI<="0000" ELSE CQI<=CQI+'1' END IF; END IF; END IF; END PROCESS; PROCESS(CQI) IS BEGIN IF CQI="0000" THEN CO<='1' ELSE CO<='0'END IF; END PROCESS; CQ<=CQI;END ARCHITECTURE ART; 数字秒表源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TIMES IS PORT(CLR: IN STD_LOGIC; CLK: IN STD_LOGIC; CLK2: IN STD_LOGIC; ENA: IN STD_LOGIC; COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY TIMES;ARCHITECTURE ART OF TIMES IS COMPONENT CLKGEN IS PORT(CLK: IN STD_LOGIC; NEWCLK: OUT STD_LOGIC); END COMPONENT CLKGEN; COMPONENT CNT10 IS PORT(CLK, CLR, ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC); END COMPONENT CNT10; COMPONENT CNT6 IS PORT(CLK, CLR, ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC); END COMPONENT CNT6; COMPONENT CTRLS IS PORT(CLK: IN STD_LOGIC; SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END COMPONENT CTRLS;COMPONENT DISPLAY IS PORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); DATAIN: IN STD_LOGIC_VECTOR(23 DOWNTO 0); COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END COMPONENT DISPLAY; SIGNAL S0: STD_LOGIC; SIGNAL S1, S2, S3, S4, S5: STD_LOGIC; SIGNAL SEL: STD_LOGIC_VECTOR(2 DOWNTO 0) SIGNAL DOUT:STD_LOGIC_VECTOR(23 DOWNTO 0); BEGIN U0: CLKGEN PORT MAP(CLK=>CLK, NEWCLK=>S0); U1: CNT10 PORT MAP(S0, CLR, ENA, DOUT(3 DOWNTO 0), S1); U2: CNT10 PORT MAP(S1, CLR, ENA, DOUT(7 downto 4), S2); U3: CNT10 PORT MAP(S2, CLR, ENA, DOUT(11 DOWNTO 8), S3); U4: CNT6 PORT MAP(S3, CLR, ENA, DOUT(15 DOWNTO 12), S4); U5: CNT10 PORT MAP(S4, CLR, ENA, DOUT(19 DOWNTO 16), S5); U6: CNT6 PORT MAP(S5, CLR, ENA, DOUT(23 DOWNTO 20); U7: CTRLS PORT MAP(CLK2,SEL); U8: DISPLAY PORT MAP(SEL(2 DOWNTO 0),DOUT(23 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0);END ARCHITECTURE ART;（3）管脚锁定文件，选择合适实验电路结构图确定引脚的锁定。5.实验结果和总结（1） 系统仿真情况：CLKGEN：TIMES：INT6：INT10：（2）实物仿真情况：（3）使用Quartus8.0进行逻辑综合后，TIMES的RTL视图如图所示。4. 实验过程中出现的问题及解决办法 在打代码的过程中错误较多，出现标点符号少了的现象，在编辑过程中有些VHDL源程序要根据实验要求进行更改，没有完全修改，导致编译出错。通过这次实验也使我更加了解了QUARTUS 的使用方法 实验二：数字秒表的设计EDA实验报告专业：电子科学技术班级：电科1503班学生姓名：陈亦龙指导教师：谭会生实验时间： 2017.10.28湖南工业大学专心-专注-专业2. 实验目的:(4) 学习QuartusII/ISE Design Suite软件的基本使用方法.(5) 学习GW48系列或其他EDA实验开发系统的基本使用方法.(6) 学习VHDL程序的基本结构和基本语句的使用.2.实验内容 设计并调试好一个计时范围为0.011h的数字秒表，并用GW48系列或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。4. 实验条件（4） 开发软件：Quartus8.0（5） 实验设备：GW48系列EDA实验开发系统（6） 拟用芯片：EPM7128S-PL844.实验设计（1）系统原理:需设计一个计时范围为0.01s1h的数字秒表，首先需要获得一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一个计时器需设置清零信号输入外，还需要为六个计时器设置时钟使能信号，以便作为秒表计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器（1/100s、1/10s、1s、1min）以及两个六进制计时器（10s、10min）组成，如图所示。(2)VHDL源程序CLKGEN的VHDL源程序-CNT9999.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN IS PORT(CLK: IN STD_LOGIC; -3MHZ信号输入 NEWCLK: OUT STD_LOGIC); -100HZ计时时钟信号输出END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER: INTEGER RANGE 0 TO 10#; -十进制计数预置数 BEGIN PROCESS(CLK) IS BEGIN IF CLK' EVENT AND CLK='1'THEN IF CNTER=10#THEN CNTER<=0; -3MHZ信号变为100MHZ，计数常熟为30000 ELSE CNTER<=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CNTER) IS -计数溢出信号控制 BEGIN IF CNTER=10#THEN NEWCLK<='1' ELSE NEWCLK<='0' END IF; END PROCESS;END ARCHITECTURE ART;CNT6的VHDL源程序-六进制计数模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 IS PORT(CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC);END ENTITY CNT6;ARCHITECTURE ART OF CNT6 IS SIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR,ENA) IS BEGIN IF CLR='1'THEN CQI<="0000" ELSIF CLK'EVENT AND CLK='1'THEN IF ENA='1'THEN IF CQI="0101" THEN CQI<="0000" ELSE CQI<=CQI+'1' END IF; END IF; END IF; END PROCESS; PROCESS(CQI) IS BEGIN IF CQI="0000" THEN CO<='1' ELSE CO<='0' END IF; END PROCESS; CQ<=CQI;END ARCHITECTURE ART; 数字秒表源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TIMES IS PORT(CLR: IN STD_LOGIC; CLK: IN STD_LOGIC; CLK2: IN STD_LOGIC; ENA: IN STD_LOGIC; COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ENTITY TIMES;ARCHITECTURE ART OF TIMES IS COMPONENT CLKGEN IS PORT(CLK: IN STD_LOGIC; NEWCLK: OUT STD_LOGIC); END COMPONENT CLKGEN; COMPONENT CNT10 IS PORT(CLK, CLR, ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC); END COMPONENT CNT10; COMPONENT CNT6 IS PORT(CLK, CLR, ENA: IN STD_LOGIC; CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO: OUT STD_LOGIC); END COMPONENT CNT6; COMPONENT CTRLS IS -元件定义语句 PORT(CLK: IN STD_LOGIC;-端口说明语句（端口名：端口模式 数据类型） SEL: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); END COMPONENT CTRLS;COMPONENT DISPLAY IS -元件定义语句 PORT(SEL: IN STD_LOGIC_VECTOR(2 DOWNTO 0); DATAIN: IN STD_LOGIC_VECTOR(23 DOWNTO 0); COM: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); SEG: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END COMPONENT DISPLAY; SIGNAL S0: STD_LOGIC; SIGNAL S1, S2, S3, S4, S5: STD_LOGIC; SIGNAL SEL: STD_LOGIC_VECTOR(2 DOWNTO 0);-定义1个标准位矢量的位矢量信号SEL,含有3个元素 SIGNAL DOUT:STD_LOGIC_VECTOR(23 DOWNTO 0);-定义1个标准位矢量的位矢量信号DOUT，有24个数组元素 BEGIN U0: CLKGEN PORT MAP(CLK=>CLK, NEWCLK=>S0); -名字关联 U1: CNT10 PORT MAP(S0, CLR, ENA, DOUT(3 DOWNTO 0), S1); U2: CNT10 PORT MAP(S1, CLR, ENA, DOUT(7 downto 4), S2); -位置关联 U3: CNT10 PORT MAP(S2, CLR, ENA, DOUT(11 DOWNTO 8), S3); U4: CNT6 PORT MAP(S3, CLR, ENA, DOUT(15 DOWNTO 12), S4); U5: CNT10 PORT MAP(S4, CLR, ENA, DOUT(19 DOWNTO 16), S5); U6: CNT6 PORT MAP(S5, CLR, ENA, DOUT(23 DOWNTO 20); U7: CTRLS PORT MAP(CLK2,SEL); U8: DISPLAY PORT MAP(SEL(2 DOWNTO 0),DOUT(23 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0);-位置关联方式END ARCHITECTURE ART;（3）管脚锁定文件，选择合适实验电路结构图确定引脚的锁定。5.实验结果和总结（2） 系统仿真情况：TIMES：（3） 实物仿真情况：忘记拍照了（3）使用Quartus8.0进行逻辑综合后，TIMES的RTL视图如图所示。5. 实验过程中出现的问题及解决办法 实验的过程中可能因为自己的电脑或者其他的原因，有些仿真无法运行，只做出了顶部仿真，下图结果是借用同学电脑弄的其他仿真结果CLKGEN：INT6：INT10： 数字秒表 班 级：电子技术1503班 学 号： 学生姓名： 周桂航指导老师： 谭会生实验时间：2017年10月28日EDA技术实验报告数字秒表的设计一、 实验目的 1.学习Quartus 软件的使用方法。 2.学习GW48系列或其他EDA实验开发系统的基本使用方法。 3.学习VHDL程序的基本结构和基本语句的使用。二、实验内容设计并调试一个计时范围为0.01s1h的数字秒表，并用GW48系列或其他EDA实验开发系统进行硬件验证。三、实验要求 1.画出系统的原理框图，说明系统中各主要组成部分的功能。 2.编写各个VHDL源程序。 3.根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。 4.根据选用的EDA实验开发装置偏好用于硬件验证的管脚锁定表格或文件。 5.记录系统仿真，逻辑综合及硬件验证结果。 6.记录实验过程中出现的问题及解决方法。四、实验条件 1.开发软件：Quartus 13.0. 2.实验设备：GW48系列EDA实验开发系统。 3.拟用芯片：EP3C55F484C7五、实验设计 1.设计思路要设计一个计时范为0.01S1h的数字秒表，首先要有一个比较精确的计时基准信号，这里是周期为1/100s的计时脉冲。其次，除了对每一个计数器需要设置清零信号输入外，还需为六个技术器设置时钟使能信号，即计时允许信号，以便作为秒表的计时起、停控
