Verilog-A-30分钟快速入门教程(共5页).doc

精选优质文档-倾情为你奉上· Verilog-A 30分钟快速入门教程  进入正题，学了几天的Verilog-A，平台是Agilent ADS，主要参考“Verilog-AMS Language Reference Manual”和ADS的帮助文档。  现在的状态算是入门了，写了个简单的PLL。总结这几天的学习，觉得效率太低，我以前有一定Verilog基础，研一时学过一点VHDL-AMS，学到现在这个状态应该半天就够了；入门的话，30分钟足矣；跟着这个教程走，你会很快了解和熟悉Verilog-A。（前提是有一定的Verilog基础和电路基础）1、基尔霍夫定律撑起了整个电路学的大厦（当然也可以认为基尔霍夫定律只是麦克斯韦方程的简化版），作为模拟电路描述语言Verilog-A，同样将基尔霍夫定律作为其基本，最重要的两个概念便是流量(Flow)和位(Potential)，在电学里是电流和电压，在力学里可以是力和距离，在热学里可以是功率和温差，等等。  在Verilog-A中，你可以将电阻电容电感等器件用一个方程式来表述，比如I(out) <+ V(out)/R，这样就产生了一个电阻，最后Verilog-A仿真器会用某种算法(迭代是最常见的)将I(out)和V(out)求解出来，然后根据这个解去算下一个时刻的I、V等，当然这仅仅是指时域仿真。2、下面讲Verilog-A的语法：begin  end /相当于C语言的一对大括号，与Verilog同if ( expression ) true_statement ;  else false_statement ; /与Verilog同case ( expression ) case_item case_item endcasefor ( procedural_assignment ; expression;    procedural_assignment ) statement/case与for语句都跟Verilog、C语言类似cross( expr , dir , time_tol , expr_tol );/cross用来产生一个event，如：(cross(V(sample) -2.0, +1.0)/指sample的电压超过2.0时触发该事件，将会执行后面的语句，+1.0表示正向越过，-1.0则相反ddt( expr )  /求导，如：I(n1,n2) <+ C * ddt(V(n1, n2); /表示了一个电容idt( expr , ic , assert , abstol ) /积分，如：V(out) <+ gain * idt(V(in) ,0) + gain * V(in);/比例积分，式中的0表示积分的初值transition( expr , time_delay , rise_time , fall_time , time_tol )/将expr的值delay一下并指定上升下降沿时间，相当于一个传输门laplace_zp( expr ,)将expr进行拉普拉斯变换，具体表达式参看相关文献，还有laplace_zd()等数据类型：integer、real，另外就是discipline，不知道怎么翻译比较好，比如说它将电压电流这两个nature类型作为一个discipline，这些都在disciplines.vams这个头文件里建好了，编程时要include "disciplines.vams"。 如果要定义一个电路节点，electrical node_name就好了parameter real | integer list_of_assignments ;/定义参数，如parameter R = 50 from (0:inf;在一个模块中调另一个模块和Verilog差不多，如：blk_a a1(Input1, a_b1);blk_a a2(Input2, a_b2);运算符号：+ - * / > < = & | && | << >> ?: 等，跟Verilog一样另外，新加的一个符号<+，这个专门给模拟信号赋值用，注意这个赋值符号是可以累加的，就是说赋两次值的话，它会加起来，而不是覆盖，如：/ model input admittance（导纳）I(in) <+ V(in)/Rin;I(in) <+ Cin*ddt(V(in);预处理&宏：define   else   ifdef   include   resetall   undef 跟Verilog差不多3、Verilog-A程序基本结构：include "disciplines.vams"/预处理module load(p);/定义模块，p是端口 electrical p, gnd;/定义节点 ground gnd;/定义gnd为ground节点，电位为0 parameter real R=50.0;/定义R这个参数并赋初值 analog/模拟语句从这开始 V(p) <+ R * I(p, gnd);/在这里表示一个电阻，表示了输出电压与输出电流的关系endmodule/模块定义结束4、上面这些基本上是最常用的了，了解之后，你就能看懂一般的Verilog-A程序了，下面是我写的PLL仿真程序，把它看完并看懂（当然第一次并不需要看得很仔细）：提示：振荡频率46G，分频器为50分频，Fref为100M，鉴相器为电荷泵型。include "disciplines.vams"include "constants.vams"/VCOmodule my_vco(in, out);  input in;  output out;  electrical in, out;  parameter real gain=2.0e9, fc=4.0e9;  analog    V(out) <+ sin(2*M_PI*(fc*$realtime + idt(gain*V(in);endmodule/phase detectormodule my_pd(ref,rf,outP,outN);  input ref,rf;  output outP,outN;  electrical ref,rf,outP,outN;  real clr,up,down;  parameter real Ro=1e6, Ro2=1;  analog begin    (cross(V(ref)-0.5,+1)      up = 1;    (cross(V(rf)-0.5,+1)      down = 1;    clr = absdelay(up && down, 1e-9);/    clr = transition(up && down, 1e-9);  /这两条语句都可以    if(clr>0.5) begin      up = 0;      down = 0;    end    if(up) begin      if(V(outP)>= 3)        V(outP) <+ 3-I(outP)*Ro2;      else I(outP) <+ -up*0.01;    end    else begin      I(outP) <+ 0;    end    if(down) begin      if(V(outN) <= 0)        V(outN) <+ 0-I(outN)*Ro2;      else I(outN) <+ down*0.01;    end    else begin      I(outN) <+ 0;    end  endendmodule/N dividermodule my_divider(in,out);input in;output out;electrical in,out;integer cnt;parameter integer K=50;analog begin  (cross(V(in),+1)    cnt = cnt+1;  if(cnt>=K)    cnt=0;  if(cnt*2-K>=0)    V(out) <+ 1;  else    V(out) <+ 0;endendmodule以上是VCO、鉴相器和分频器，原理图我是在ADS中画的，如下所示：以下是仿真结果：好，看到这儿你已经入门了，想进一步熟悉Verilog-A的话，请参看：专心-专注-专业