计算机组成原理课后习题答案（白中英第四版）(共28页).doc
精选优质文档-倾情为你奉上第一章1 数字计算机可分为专用计算机和通用计算机，是根据计算机的效率、速度、价格、运行的经济性和适应性来划分的。2 冯诺依曼型计算机主要设计思想是：存储程序通用电子计算机方案，主要组成部分有：运算器、逻辑控制装置、存储器、输入和输出设备3 存储器所有存储单元的总数称为存储器的存储容量。每个存储单元都有编号，称为单元地址。如果某字代表要处理的数据，称为数据字。如果某字为一条指令，称为指令字。4 每一个基本操作称为一条指令，而解算某一问题的一串指令序列，称为程序。5 指令和数据的区分：取指周期中从内存读出的信息流是指令流，而在执行器周期中从内存读出的信息流是指令流。6 半导体存储器称为内存，存储容量更大的磁盘存储器和光盘存储器称为外存，内存和外存共同用来保存二进制数据。运算器和控制器合在一起称为中央处理器，简称CPU，它用来控制计算机及进行算术逻辑运算。适配器是外围设备与主机联系的桥梁，它的作用相当于一个转换器，使主机和外围设备并行协调地工作。7 从第一至五级分别为微程序设计级、一般机器级、操作系统级、汇编语言级、高级语言级。采用这种用一系列的级来组成计算机的概念和技术，对了解计算机如何组成提供了一种好的结构和体制。而且用这种分级的观点来设计计算机，对保证产生一个良好的系统结构也是很有帮助的。8 因为任何操作可以由软件来实现，也可以由硬件来实现；任何指令的执行可以由硬件完成，也可以由软件来完成。实现这种转化的媒介是软件与硬件的逻辑等价性。9 计算机的性能指标：吞吐量、响应时间、利用率、处理机字长、总线宽度、存储器容量、存储器带宽、主频/时钟周期、CPU执行时间、CPI、MIPS、MFLOPS.第二章 2x补 = a0. a1a2a6解法一、（1） 若a0 = 0, 则x > 0, 也满足x > -0.5此时a1a6可任意（2） 若a0 = 1, 则x <= 0, 要满足x > -0.5, 需a1 = 1即a0 = 1, a1 = 1, a2a6有一个不为0解法二、 -0.5 = -0.1(2) = -0. = 1, （1） 若x >= 0, 则a0 = 0, a1a6任意即可x补 = x = a0. a1a2a6（2） 若x < 0, 则x > -0.5只需-x < 0.5, -x > 0x补 = -x, 0.5补 = 即-x补 < 即a0a1 = 11, a2a6不全为0或至少有一个为1（但不是“其余取0”）3字长32位浮点数，阶码10位，用移码表示，尾数22位，用补码表示，基为2MsEsE1E9M20 M0 （1） 最大的数的二进制表示E = Ms = 0, M = 111（全1） 表示为： 111 0111 10个 21个即：（2） 最小的二进制数E = Ms = 1, M = 000（全0）（注意：用10.0来表示尾数1）表示为： 111 1000 10个 21个即：（3） 规格化范围正最大 E = 111， M = 111， Ms = 0 10个 21个即： 正最小 E = 000， M = 1000， Ms = 0 10个 20个 即： 负最大 E = 000， M = 0111， Ms = 1 10个 20个 （最接近0的负数）即：负最小 E = 111， M = 000， Ms =1 10个 21个即： 规格化所表示的范围用集合表示为： , ,（4） 最接近于0的正规格化数、负规格化数（由上题可得出）正规格化数 E = 000， M = 1000， Ms = 0 10个 20个负规格化数 E = 000， M = 0111， Ms = 110个 20个 4假设浮点数格式如下：MsEsE1E3M8 M0（1） 阶补码：1 11 尾数补码：0 1101 1000机器数：1110 1101 1000 （2） 阶补码：1 11 尾数补码：1 0010 1000机器数：1110 0010 10005（1）x = 0.11011, y = 0.000110 0 1 1 0 1 1+ 0 0 0 0 0 1 10 0 1 1 1 1 0x+y = 0.11110无溢出(2) x = 0.11011, y = -0.10101x补 = 0 0 1 1 0 1 1y补 = +1 1 0 1 0 1 10 0 0 0 1 1 0 x+y = 0.00110 无溢出（3）x = -0.10110 y = -0.00001x补 = 1 1 0 1 0 1 0y补 = +1 1 1 1 1 1 11 1 0 1 0 0 1 x+y = -0.10111 无溢出6（1）x = 0.11011 y = -0.11111x补 = 0 0. 1 1 0 1 1y补 = +0 0. 1 1 1 1 1 0 1. 1 1 0 1 0 溢出（2）x = 0.10111 y = 0.11011x补 = 0 0. 1 0 1 1 1y补 = +1 1. 0 0 1 0 1 1 1. 1 1 1 0 0 x-y = -0.00100无溢出（3）x = 0.11011 y = -0.10011x补 = 0 0. 1 1 0 1 1y补 = +0 0. 1 0 0 1 1 0 1. 0 1 1 1 0 溢出7（1）原码阵列x = 0.11011, y = -0.11111符号位: x0y0 = 01 = 1x原 = 11011, y原 = 111111 1 0 1 1* 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 11 1 0 1 0 0 0 1 0 1x*y原 = 1， 11 0100 0101直接补码阵列x补 = (0)11011, y补 = (1)00001(0) 1 1 0 1 1(1) 0 0 0 0 1(0) 1 1 0 1 1 (0) 0 0 0 0 0 (0) 0 0 0 0 0 (0) 0 0 0 0 0 (0) 0 0 0 0 00 (1) (1) (0) (1) (1)0 (1) (1) (0) (1) (1) 1 1 0 1 11, 0 0 1 0 1, 1 1 0 1 1 x*y补 = 1,00101,11011（直接补码阵列不要求）带求补器的补码阵列x补 = 0 11011, y补 = 1 00001乘积符号位单独运算011尾数部分算前求补输出X11011，y111111 1 0 1 1* 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 11 1 0 1 0 0 0 1 0 1X×Y-0.(2) 原码阵列x = -0.11111, y = -0.11011符号位: x0y0 = 11 = 0x补 = 11111, y补 = 110111 1 1 1 11 1 0 1 11 1 1 1 11 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 1 0 1 x*y补 = 0,11010,00101直接补码阵列x补 = (1)00001, y补 = (1)00101(1) 0 0 0 0 1(1) 0 0 1 0 1(1) 0 0 0 0 1(0) 0 0 0 0 0 (1) 0 0 0 0 1 (0)0 0 0 0 0 (0) 0 0 0 0 01 (0) (0) (0) (0) (1)1 0 0 (1) (1) 0 0 0 1 0 10 1 1 0 1 0 0 0 1 0 1 x*y补 = 0,11010,00101（直接补码阵列不要求）带求补器的补码阵列x补 = 1 00001, y补 = 1 00101乘积符号位单独运算110尾数部分算前求补输出X11111，y110111 1 1 1 11 1 0 1 11 1 1 1 11 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 1 0 1X×Y0.8(1) 符号位 Sf = 01 = 1 去掉符号位后：y补 = 00.11111 -y补 = 11.00001 x补 = 00.11000 0 0 1 1 0 0 0+-y补 1 1 0 0 0 0 1 1 1 1 1 0 0 1 0 1 1 1 0 0 1 0+y补 0 0 1 1 1 1 1 0 0 1 0 0 0 1 0.1 0 1 0 0 0 1 0 +-y补 1 1 0 0 0 0 1 0 0 0 0 0 1 1 0.11 0 0 0 0 1 1 0+-y补 1 1 0 0 0 0 1 1 1 0 0 1 1 1 0.110 1 0 0 1 1 1 0+y补 0 0 1 1 1 1 1 1 1 0 1 1 0 1 0.1100 1 0 1 1 0 1 0+y补 0 0 1 1 1 1 1 1 1 1 1 0 0 1 0.11000 (2) 符号位 Sf = 10 = 1 去掉符号位后：y补 = 00.11001 -y补 = 11.00111 x补 = 00.01011 0 0 0 1 0 1 1+-y补 1 1 0 0 1 1 1 1 1 1 0 0 1 0 0 1 1 0 0 1 0 0+y补 0 0 1 1 0 0 1 1 1 1 1 1 0 1 0.0 1 1 1 1 0 1 0+y补 0 0 1 1 0 0 1 0 0 1 0 0 1 1 0.01 0 1 0 0 1 1 0+-y补 1 1 0 0 1 1 1 0 0 0 1 1 0 1 0.011 0 0 1 1 0 1 0+-y补 1 1 0 0 1 1 1 0 0 0 0 0 0 1 0.0111 0 0 0 0 0 1 0+-y补 1 1 0 0 1 1 1 1 1 0 1 0 0 1 0.01110 9(1) x = 2-011*0., y = 2-010*(-0.) x浮 = 11101,0. y浮 = 11110,-0. Ex-Ey = 11101+00010=11111x浮 = 11110,0.(1)x+y 0 0. 0 1 0 0 1 0 (1) + 1 1. 1 0 0 0 1 01 1. 1 1 0 1 0 0 (1) 规格化处理: 1. 阶码 11100 x+y= 1.*2-4 = 2-4*-0.x-y 0 0. 0 1 0 0 1 0 (1)+ 0 0. 0 1 1 1 1 0 0 0 1 1 0 0 0 0 (1) 规格化处理: 0. 阶码 11110x-y=2-2*0.(2) x = 2-101*(-0.), y = 2-100*0. x浮= 11011,-0. y浮= 11100,0. Ex-Ey = 11011+00100 = 11111x浮= 11100,1.(0)x+y 1 1. 1 1 0 1 0 1 + 0 0. 0 1 0 1 1 00 0. 0 0 1 0 1 1 规格化处理: 0. 阶码 11010 x+y= 0.*2-6x-y 1 1.1 1 0 1 0 1 + 1 1.1 0 1 0 1 01 1.0 1 1 1 1 1 规格化处理: 1. 阶码 11100 x-y=-0.*2-410(1) Ex = 0011, Mx = 0.Ey = 0100, My = 0.Ez = Ex+Ey = 0111Mx*My 0. 1 1 0 1* 0.1 0 0 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 00 1 1 0 10 0 0 0 0 0 0 1 1 1 0 1 0 1 规格化： 26*0.(2) Ex = 1110, Mx = 0.Ey = 0011, My = 0.Ez = Ex-Ey = 1110+1101 = 1011Mx补 = 00.My补 = 00., -My补 = 11.0 0 0 1 1 0 1 0+-My 1 1 0 0 0 1 0 01 1 0 1 1 1 1 0 0 1 0 1 1 1 1 0 0+My 0 0 1 1 1 1 0 01 1 1 1 1 0 0 0 0.0 1 1 1 1 0 0 0 0+My 0 0 1 1 1 1 0 00 0 1 0 1 1 0 0 0.01 0 1 0 1 1 0 0 0+-My 1 1 0 0 0 1 0 0 0 0 0 1 1 1 0 0 0.011 0 0 1 1 1 0 0 0+-My 1 1 0 0 0 1 0 01 1 1 1 1 1 0 0 0.0110 1 1 1 1 1 0 0 0+My 0 0 1 1 1 1 0 00 0 1 1 0 1 0 0 0.01101 0 1 1 0 1 0 0 0+-My 1 1 0 00 1 0 00 0 1 0 1 10 0 0.01101 商 = 0.*2-6, 余数=0.*2-6114位加法器如上图， (1)串行进位方式C1 = G1+P1C0 其中：G1 = A1B1 P1 = A1B1（A1B1也对）C2 = G2+P2C1 G2 = A2B2 P2 = A2B2C3 = G3+P3C2 G3 = A3B3 P3 = A3B3C4 = G4+P4C3 G4 = A4B4 P4 = A4B4(2)并行进位方式 C1 = G1+P1C0 C2 = G2+P2G1+P2P1C0 C3 = G3+P3G2+P3P2G1+P3P2P1C0 C4 = G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C012(1)组成最低四位的74181进位输出为： C4 = Cn+4 = G+PCn = G+PC0， C0为向第0位进位其中，G = y3+y2x3+y1x2x3+y0x1x2x3，P = x0x1x2x3，所以 C5 = y4+x4C4 C6 = y5+x5C5 = y5+x5y4+x5x4C4(2)设标准门延迟时间为T，“与或非”门延迟时间为1.5T，则进位信号C0，由最低位传送至C6需经一个反相器、两级“与或非”门，故产生C0的最长延迟时间为 T+2*1.5T = 4T(3)最长求和时间应从施加操作数到ALU算起：第一片74181有3级“与或非”门（产生控制参数x0, y0, Cn+4），第二、三片74181共2级反相器和2级“与或非”门（进位链），第四片74181求和逻辑（1级与或非门和1级半加器，设其延迟时间为3T），故总的加法时间为： t0 = 3*1.5T+2T+2*1.5T+1.5T+3T = 14T第三章1. (1) (2) (3)1位地址作芯片选择2. (1) (2) 每个模块要16个DRAM芯片 (3)64*16 = 1024块由高位地址选模块3. (1)根据题意，存储总容量为64KB，故地址总线需16位。现使用16K*8位DRAM芯片，共需16片。芯片本身地址线占14位，所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，其中使用一片2：4译码器。(2)根据已知条件，CPU在1us内至少访存一次，而整个存储器的平均读/写周期为0.5us，如果采用集中刷新，有64us的死时间，肯定不行如果采用分散刷新，则每1us只能访存一次，也不行所以采用异步式刷新方式。假定16K*1位的DRAM芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.6us，可取刷新信号周期15us。刷新一遍所用时间15us×1281.92ms2：4译码器A14A15CS3CS2CS0CS1D0D7A13A04. (1) (2) (3)如果选择一个行地址进行刷新，刷新地址为A0-A8，因此这一行上的2048个存储元同时进行刷新，即在8ms内进行512个周期。刷新方式可采用：在8ms中进行512次刷新操作的集中刷新方式，或按8ms/512 = 15.5us刷新一次的异步刷新方式。5. 所设计的存储器单元数为1M，字长为32，故地址长度为20位（A19A0），所用芯片存储单元数为256K，字长为16位，故占用的地址长度为18位（A17A0）。由此可用位并联方式与地址串联方式相结合的方法组成组成整个存储器，共8片RAM芯片，并使用一片2：4译码器。其存储器结构如图所示。 6.（1）系统16位数据，所以数据寄存器16位（2）系统地址128K217，所以地址寄存器17位（3） 共需要8片（4） 组成框图如下CPU地址寄存器数据寄存器32K*832K*832K*832K*832K*832K*832K*832K*8CS3CS2CS1CS02:4译码器CS0CS3A16A157.(1)组内地址用A12A0(2)小组译码器使用3：8译码器(3)RAM1RAM5各用两片8K*8的芯片位并联连接ROM0000HRAM1RAM2RAM3RAM4RAM56000H8000HA000HC000HE000H4000H 8.顺序存储器和交叉存储器连续读出m = 8个字的信息总量都是：q = 64位*8 = 512位 顺序存储器和交叉存储器连续读出8个字所需的时间分别是：t1 = mT = 8*100ns = 8*10-7s 顺序存储器和交叉存储器的带宽分别是：9.cache的命中率 cache/主存系统效率e为 平均访问时间Ta为 10. h*tc+(1-h)*tm = ta 11.虚拟地址为30位，物理地址为22位。 页表长度：12.虚拟存储器借助于磁盘等辅助存储器来扩大主存容量，使之为更大或更多的程序所使用。在此例中，若用户不具有虚存，则无法正常运行程序，而具有了虚存，则很好地解决了这个问题。13.设取指周期为T，总线传送周期为，指令执行时间为t0 (1)t = (T+5+6t0)*80 = 80T+400+480 t0 (2) t = (T+7+8t0)*60 = 60T+420+480 t0 故不相等。14. 页面访问序列01242302132命中率a012423021323/11=27.3%b0124230213c011423021命中命中命中第四章1.不合理。指令最好半字长或单字长，设16位比较合适。 8 6 62. 单操作数指令为：28-m-n条3.(1)RR型指令 (2)寄存器寻址 (3)单字长二地址指令 (4)操作码字段OP可以指定26=64种操作4.(1)双字长二地址指令，用于访问存储器。操作码字段可指定64种操作。 (2)RS型指令，一个操作数在通用寄存器（共16个），另一个操作数在主存中。 (3)有效地址可通过变址寻址求得，即有效地址等于变址寄存器（共16个）内容加上位移量。5.(1)双操作数指令 (2)23=8种寻址方式 (3)24=16种操作6.(1)直接寻址方式 (2)相对寻址方式 (3)变址寻址方式 (4)基址寻址方式 (5)间接寻址方式 (6)变址间接寻址方式7.40条指令需占6位，26=64，剩余24条可作为扩充 4种寻址方式需占2位 剩余8位作为地址OP（6）X（2） D（8） X = 00 直接寻址方式 E = D X = 01 立即寻址方式 X = 10 变址寻址方式 E = （R）+D X = 11 相对寻址方式 E = （PC）+D8.(1)50种操作码占6位，3种寻址方式占2位OP（6）X（2） D（24）X = 00 页面寻址方式 E = PCH-DX = 01 立即寻址方式 X = 10 直接寻址方式 E = D (2)PC高8位形成主存256个页面，每页个单元(3)寻址模式X = 11尚未使用，故可增加一种寻址方式。由于CPU中给定的寄存器中尚可使用PC，故可增加相对寻址方式，其有效地址E = PC+D，如不用相对寻址，还可使用间接寻址，此时有效地址E = （D）。当位移量变成23位时，寻址模式变成3位，可有更多的寻址方式。12.(1)寄存器 (2)寄存器间接(3)立即(4)直接(5)相对、基值、变址第五章1. IR、AR、DR、AC2. STA R1，(R2)PC0, G, ARiR/=RDR0, G, ARiR20, G, ARiR10, G, DRiR/=WPC->ARM->DRDR->IRR2->ARR1->DRDR->M3. LDA (R3), R0R30, G, ARiR/=RDR0, G, R0iPC->ARM->DRDR->IRR3->ARM->DRDR->R0 4. 5.节拍脉冲T1，T2，T3的宽度实际上等于时钟脉冲的周期或是它的倍数。此处T1 = T2 = 200ns, T3 = 400ns，所以主脉冲源的频率应为。 为了消除节拍脉冲上的毛刺，环形脉冲发生器采用移位寄存器形式。图中画出了题目要求的逻辑电路图与时序信号关系图。根据时序信号关系，T1，T2，T3三个节拍脉冲的逻辑表达式如下： T1用与门实现，T2和T3则用C2的端和C1的Q端加非门实现，其目的在于保持信号输出时延时间的一致性并与环形脉冲发生器隔离。 6. 7. M = G S3 = H+D+F S2 = A+B+H+D+E+F+G S1 = A+B+F+G C = H+D+Ey+Fy+G8. 经分析，（d, i, j）和（e, f, h）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, b, c, g四个微命令信号可进行直接控制，其整个控制字段组成如下： 9. P1 = 1，按IR6、IR5转移 P2 = 1，按进位C转移10. (1)将C，D两个暂存器直接接到ALU的A，B两个输入端上。与此同时，除C，D外，其余7个寄存器都双向接到单总线上。 (2) 11. (1)假设判别测试字段中每一位作为一个判别标志，那么由于有4个转移条件，故该字段为4位。下地址字段为9位，因为控存容量为512单元。微命令字段则是（48-4-9）=35位。 (2)对应上述微指令格式的微程序控制器逻辑框图如图所示。其中微地址寄存器对应下地址字，P字段即为判别测试字段，控制字段即为微命令字段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器的OP码、各种状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。就是说，此处微指令的后继地址采用断定方式。 12. (1)流水线的操作周期应按各步操作的最大时间来考虑，即流水线时钟周期性 (2)遇到数据相关时，就停顿第2条指令的执行，直到前面指令的结果已经产生，因此至少需要延迟2个时钟周期。 (3)如果在硬件设计上加以改进，如采用专用通路技术，就可使流水线不发生停顿。13. (1) (2) (3)14. 如上两图所示，执行相同的指令，在8个单位时间内，流水计算机完成5条指令，而非流水计算机只完成2条，显然，流水计算机比非流水计算机有更高的吞吐量。15. 证：设n条指令，K级流水，每次流水时间则用流水实现 Tp = K+(n-1) 非流水实现 Ts = Knn->时， n=1时， ， 则可见n>1时Ts>Tp，故流水线有更高吞吐量16.(1)写后读 RAW (2)读后写 WAR (3)写后写 WAW17.(1) (2) 第六章1. 单总线结构：它是一组总线连接整个计算机系统的各大功能部件，各大部件之间的所有的信息传送都通过这组总线。其结构如图所示。单总线的优点是允许I/O设备之间或I/O设备与内存之间直接交换信息，只需CPU分配总线使用权，不需要CPU干预信息的交换。所以总线资源是由各大功能部件分时共享的。单总线的缺点是由于全部系统部件都连接在一组总线上，所以总线的负载很重，可能使其吞量达到饱和甚至不能胜任的程度。故多为小型机和微型机采用。 双总线结构：它有两条总线，一条是内存总线，用于CPU、内存和通道之间进行数据传送；另一条是I/O总线，用于多个外围设备与通道之间进行数据传送。其结构如图所示。双总线结构中，通道是计算机系统中的一个独立部件，使CPU的效率大为提高，并可以实现形式多样而更为复杂的数据传送。双总线的优点是以增加通道这一设备为代价的，通道实际上是一台具有特殊功能的处理器，所以双总线通常在大、中型计算机中采用。 三总线结构：即在计算机系统各部件之间采用三条各自独立的总线来构成信息通路。这三条总线是：内存总线，输入/输出（I/O）总线和直接内存访问（DMA）总线，如图所示。内存总线用于CPU和内存之间传送地址、数据的控制信息；I/O总线供CPU和各类外设之间通讯用；DMA总线使内存和高速外设之间直接传送数据。一般来说，在三总线系统中，任一时刻只使用一种总线；但若使用多入口存储器，内存总线可与DMA总线同时工作，此时三总线系统可以比单总线系统运行得更快。但是三总线系统中，设备到不能直接进行信息传送，而必须经过CPU或内存间接传送，所以三总线系统总线的工作效率较低。 2. (1)简化了硬件的
