北京科技大学计算机体系结构总复习汇总(无重复带计算)(共16页).docx

精选优质文档-倾情为你奉上一、名词解释1、Cache 2:1 经验规则：大小为N的直接映像Cache的失效率约等于大小为N/2的两路组相联Cache的失效率。2、计算机体系结构：指那些对程序员可见的系统属性，还包括设计思想与体系结构。3、同构型多处理机：由多个同类型，至少担负同等功能的处理机组成，同时处理同一作业中能并行执行的多个任务。4、通道处理机：能够执行有限I/O指令，并且能够被多台外围设备共享的小型DMA专用处理机。5、堆栈型机器：其CPU中存储操作数的主要单元是堆栈。6、Victim Cache：在Cache与下一级存储器的数据通路之间增设一个全相联的小Cache，用来存放由于失效而被丢弃（替换）的那些块。7、RAID：廉价磁盘冗余阵列或独立磁盘冗余阵列8、累加器型机器：其CPU中存储操作数的主要单元是累加器9、透明性：在计算机技术中，对本来存在的事物或属性，但从某种角度看又好象不存在的概念称为透明性。10、向量处理机：面向向量型并行计算，以流水线结构为主的并行处理计算机。11、通用寄存器型机器：CPU中存储操作数的主要单元是通用寄存器。12、虚拟Cache：访问Cache的索引和标识都是虚拟地址的一部分。13、机群：机群是一种价格低廉、易于构建、可扩放性极强的并行计算机系统。它由多台同构或异构的独立计算机通过高性能网络或局域网互连在一起，协同完成特定的并行计算任务。从用户的角度来看，机群就是一个单一、集中的计算资源。14、定向技术：当流水线中出现数据冲突时，可以将计算结果从其产生的地方直接送到其他指令中需要它的地方，或所有需要它的功能单元，避免暂停。15、系列机：由同一厂家生产的具有相同的系统结构，但具有不同组成和实现的一系列不同型号的机器。16、强制性失效：当第一次访问一个块时，该块不在Cache中，需从下一级存储器中调入Cache，这就是强制性失效。17、失效率：CPU在第一级存储器中找不到所需数据的概率。18、数据相关：对于两条指令i（在前）和j（在后），如果下述条件之一成立，则称指令j与指令i数据相关： （1）指令j使用指令i产生的结果；（2）指令j与指令k数据相关，而指令k又与指令i数据相关。19、失效开销：CPU向第二级存储器发出访问请求到把这个数据块调入第一级存储器所需的时间。20、容量失效：如果程序执行时所需的块不能全部调入Cache中，则当某些块被替换后，若又重新被访问，就会发生失效。这种失效称为容量失效。21、通道：传输信息的数据通路。计算机系统中传送信息和数据的装置。22、指令级并行：并行执行两条或两条以上的指令。二、填空题：1、Cache失效可以分为（强制失效）、（冲突失效）和（容量失效）三种。2、说出三种对计算机发展非常关键的实现技术:(逻辑电路) 、(磁盘)和(网络) 。3、2:1 Cache经验规则是指大小为N的（直接映象）Cache的失效率约等于大小为N/2的（两路组相联）Cache的失效率。4、单机和多机系统中并行性发展的技术途径有：（时间重叠）、（资源重复）、（资源共享)。5、通道分为（字节多路）通道、（选择）通道和（数组多路）通道三种类型6、流水线中的相关有（名）相关、（数据）相关和（控制）相关三种。7、在处理机中，若指令序列完成的顺序总是与它们开始执行的顺序保持一致，则只可能出现（名）相关,否则就有可能出现（名相关）、（数据相关）和（控制）相关。8、输入/输出系统包括（外部设备(I/O设备，辅助存储器)）和（其与主机之间的控制部分）9、设计I/O系统的三个标准是（成本）、（性能）和 （容量）。 10、存储器层次结构设计技术的基本依据是程序的（访问的局部性原理）。11、相联度越高，（冲突）失效就越少；（强制性）失效不受Cache容量的影响，但（容量）失效却随着容量的增加而减少。12、在虚拟存储器中，一般采用（全相连）地址映象方法和（LRU）更新策略。13、计算机系统中提高并行性的技术途径有（时间重叠）、（资源重复）、（资源共享)三种。在高性能单处理机的发展中，起主导作用的是（时间重叠原理）。14、对向量的处理有（水平处理 ）方式、（ 垂直处理 ）方式和（ 分组处理）方式。15、同构型多处理机和异构型多处理机所采用的提高并行性的技术途径分别是（时间重叠）和（资源重复）。16、地址映象方法有(全相联)、(组相联)和(直接相联)三种，其中(全相联)的冲突率最低。17、软件兼容有（向上兼容）、（向下兼容）、（向前兼容）和（向后兼容）四种。其中（向后兼容）是软件兼容的根本特征。18、流水线数据相关(冲突)有三种，分别是：（写后读相关(WAR)）、（读后写相关(RAW)）和（写后写相关(WAW)）。 19、从处理数据的角度，并行性等级可以分为字串位串、（字串位并）、（字并位串）和全并行。20、从执行程序的角度看，并行性等级可以分为：(指令内部并行)、（指令级并行）、（线程级并行）、（任务级或过程级并行）和作业或程序级并行。21、在存储层次中，常用的替换算法有（随机法）、（FIFO）和（LRU）。22、设有一个“Cache-主存”层次，Cache为4块，主存为8块；试分别对于以下2种情况，计算访存块地址为5时的索引（index）。(1)组相联，每组两块；索引为（1）。5%2=1(2)直接映象；索引为（1）。5%423、根据CPU内部存储单元类型，可将指令集结构分为（堆栈）型指令集结构、（累加器）型指令集结构和（通用寄存器）型指令集结构。三、简答题1、简述使用物理地址进行DMA存在的问题，及其解决办法。1）对于超过一页的数据缓冲区，由于缓冲区使用的页面在物理存储器中不一定是连续的，所以传输可能会发生问题。2）如果DMA正在存储器和缓冲区之间传输数据时，操作系统从存储器中移出（或重定位）一些页面，那么，DMA将会在存储器中错误的物理页面上进行数据传输。解决方法：使操作系统在I/O的传输过程中确保DMA设备所访问的页面都位于物理存储器中，这些页面被称为是钉在了主存中。利用“虚拟DMA”技术，允许DMA设备直接使用虚拟地址，并在DMA期间由硬件将虚拟地址转换为物理地址。 在采用虚拟DMA的情况下，如果进程在内存中被移动，操作系统应该能够及时地修改相应的DMA地址表。2、从目的、技术途径、组成、分工方式、工作方式等5个方面对同构型多处理机和异构型多处理机做一比较（列表）。同构型多处理机异构型多处理机目的提高系统性能(可靠性、速度)提高系统使用效率技术途径资源重复（机间互连）时间重叠（功能专用化）组成同类型（同等功能）不同类项（不同功能）分工方式任务分布功能分布工作方式一个作业由多机协同并行完成一个作业由多机协同串行完成3、在指令集结构设计中，应该考虑哪些主要问题？1）指令集功能设计：主要有RISC和CISC两种技术发展方向；寻址方式的设计：设置寻址方式可以通过对基准程序进行测试统计，察看各种寻址方式的使用频度，根据适用频度设置相应必要的寻址方式；操作数表示和操作数类型：主要的操作数类型和操作数表示的选择有，浮点数据类型（可以采用IEEE 754标准）、整型数据类型（8位、16位、32位的表示方法）、字符型（8位）、十进制数据类型（压缩十进制和非压缩十进制数据表示）等等。2）寻址方式的表示：可以将寻址方式编码与操作码中，也可将寻址方式作为一个单独的域来表示。3）指令集格式的设计：有固定长度编码方式、可变长编码方式和混合编码方式三种选择。4、试以系列机为例，说明计算机体系结构、计算机组成和计算机实现三者之间的关系。1）如在设计主存系统时，i）确定主存容量、编址方式、寻址范围属于计算机系统结构。ii）确定主存周期、逻辑上是否采用并行主存、逻辑设计等属于计算机组成。iii）选择存储芯片类型、微组装技术、线路设计等属于计算机实现。2）计算机组成是计算机系统结构的逻辑实现。计算机实现是计算机组成的物理实现。一种体系结构可以有多种组成。一种组成可以有多种实现。5、任写出五种降低Cache失效开销的方法（Cache的优化技术），并简述其基本思想。1）让读失效优先于写：Cache中的写缓冲器导致对存储器访问的复杂化，所以推迟对读失效的处理并检查写缓冲器的内容。2）写缓冲合并：如果写缓冲器中已经有了待写入的数据，就要把这次的写入地址与写缓冲器中已有的所有地址进行比较，看是否有匹配的项。如果有地址匹配而对应的位置又是空闲的，就把这次要写入的数据与该项合并。3）请求字处理技术：从下一级存储器调入Cache的块中，只有请求字是立即需要的。所以应尽早把请求字发送给CPU。4）非阻塞Cache技术：Cache失效时仍允许CPU进行其他的命中访问。5）采用二级Cache：第一级Cache小而快，第二级Cache容量大，即快和容量二者兼顾6、指令集结构设计中表示寻址方式的主要方法有哪些？简述这些方法的优缺点。1）将寻址方式编于操作码中，由操作码在描述指令的同时也描述了相应的寻址方式。优缺点：这种方式译码快，但操作码和寻址方式的结合不仅增加了指令的条数，导致了指令的多样性，而且增加了CPU对指令译码的难度。2）为每个操作数设置一个地址描述符，由该地址描述符表示相应操作数的寻址方式。优缺点：这种方式译码较慢，但操作码和寻址独立，易于指令扩展。7、软件兼容有几种？其中哪一种是软件兼容的根本特征？1）软件兼容：一个软件可以不经修改或者只需少量修改就可以由一台计算机移植到另一台计算机上运行。分为：向上、下、前、后兼容四种。2）上（下）：按某档计算机编制的程序，不加修改就能运行于比它高（低）档的计算机。 3）后（前）兼容：按某个时期投入市场的某种型号计算机编制的程序，不加修改地就能运行于在它之后（前）投入市场的计算机。4）向后兼容是一定要保证的，它是软件兼容的根本特征，是系列机的根本特征。8、造成流水线“断流”的主要原因是哪三种相关？简述三种相关的基本思想。1）数据相关：指令j使用指令i产生的结果，或者指令j与指令k数据相关， 指令k又与指令i数据相关。2）名相关：两条指令使用相同的名，但他们之间并没有数据流动。3）控制相关：由分支指令引起，需要根据分支指令的执行结果来确定后续指令是否执行9、计算机体系结构设计和分析中最经常使用的三条基本原则是什么？并说出它们的含义。1）以经常性事件为重点：对经常发生的情况进行优化，使分配更多的资源，达到更高的性能或者分配更多的电能。2）Amdahl定律：加快某部件执行速度所能获得的系统性能加速比，受限于该部 件的执行事件占系统中总执行事件的百分比。3）程序的局部性原理：程序执行时所访问的存储器地址分布不是随机的，而是 相对的簇聚。10、通道分为哪三种类型？它们分别适合为哪种外围设备服务？1）字节多路通道。一种简单的共享通道，主要为多台低速或中速的外围设备服务。2）数组多路通道。适于为高速设备服务。3）选择通道。为多台高速外围设备（如磁盘存储器等）服务的。11、调度分支延迟指令有哪三种常用方法？它们各有什么优缺点。1）从前调度：可以有效提高流水线性能，但分支必须不依赖于被调度的指令。 2）从目标处调度：分支转移成功时，可以提高流水线性能，但由于复制指令， 可能加大程序空间。 3）从失败处调度：分支转移失败时，可以提高流水线性能。但如果分支转移成 功，必须保证被调度的指令对程序的执行没有影响。12、表示寻址方式的主要方法有哪些？简述它们的优缺点。1）将寻址方式编于操作码中，由操作码在描述指令的同时也描述了相应的寻址方式。这种方式译码快，但操作码和寻址方式的结合不仅增加了指令的条数，导致了指令的多样性，而且增加了CPU对指令译码的难度。2）为每个操作数设置一个地址描述符，由该地址描述符表示相应操作数的寻址方式。这种方式译码较慢，但操作码和寻址独立，易于指令扩展。13、简述“Cache主存”层次与“主存辅存”层次的区别。Cache-主存层次主存-辅存层次目的为了弥补主存速度的不足为了弥补主存容量的不足存储管理的实现全部由专用硬件实现主要由软件实现访问速度的比值（1级：2级）几比一几万比一典型的块（页）大小几十个字节几百到几千个字节CPU对第二级访问方式可直接访问均通过第一级不命中的CPU是否切换不切换切换到其它进程14、试从3C失效的关系分析增加块大小对Cache性能的影响。降低失效率最简单的方法是增加块大小 。（1）对于给定的 Cache 容量，当块大小增加（ 从16字节开始）时，失效率开始是下降，后来反而上升了。 (2) Cache 容量越大，使失效率达到最低的块大小就越大。 导致上述失效率先下降后上升的原因，在于增加块大小会产生双重作用。一方面它减少了强制性失效，因为局部性原理有两方面的含义：时间局部性和空间局部性，增加块大小利用了空间局部性；另一方面，由于增加块大小会减少 Cache 中块的数目，所以有可能会增加冲突失效。在 Cache 容量较小时，甚至还会增加容量失效。刚开始增加块大小时，由于块大小还不是很大，上述的第一种作用超过第二种作用，从而使失效率下降。但等到块大小较大时，第二种作用超过第一种作用，使失效率上升。 0简述减小Cache失效开销的几种方法答：让读失效优先于写、写缓冲合并、请求字处理技术、非阻塞Cache或非锁定Cache技术、采用二级Cache。15、写出三级Cache的平均访问时间的公式。平均访存时间 命中时间失效率 × 失效开销只有第I层失效时才会访问第I1。设三级Cache的命中率分别为HL1、Hl2、HL3，失效率分别为Ml1、Ml2、ML3，第三级Cache的失效开销为PL3.则平均访问时间TA HL1Ml1Hl2Ml2(HL3ML3×PL3)16、有哪几种向量处理方式？它们对向量处理机的结构要求有何不同？1) 水平处理方式：不适合对向量进行流水处理。2) 垂直处理方式：适合对向量进行流水处理，向量运算指令的源/目向量都放在存储器内，使得流水线运算部件的输入、输出端直接与存储器相联，构成MM型的运算流水线。3) 分组处理方式：适合流水处理。可设长度为n的向量寄存器，使每组向量运算的源/目向量都在向量寄存器中，流水线的运算部件输入、输出端与向量寄存器相联，构成RR型运算流水线。17、在进行计算机系统设计时，一个设计者应该考虑哪些因素对设计的影响？技术的发展趋势； l 计算机使用的发展趋势； l 计算机价格的发展趋势。18、流水线数据相关有哪几种？解释它们的含义，并用代码举例说明。解决数据相关有哪些主要方法？首先，流水线有三种相关：名相关，数据相关和控制相关。而数据相关分为：RAW读后写、WAR写后读和WAW写后写相关。1）其中WAR相关是由于流水线数据相关引起的，即j 的执行要用到 i 的计算结果，当它们在流水线中重叠执行时，j 可能在 i 写入其计算结果之前就先行对保存该结果的寄存器进行读操作，从而得到错误的值。2）WAW相关是由于名相关的输出相关引起的，即j和i的目的寄存器相同，当它们在流水线中重叠执行时，j可能在i写入其计算结果之前就先行对该结果寄存器进行写操作，从而导致写入顺序错误，在目的寄存器中留下的是 i 写入的值，而不是 j 写入的值。3）RAW相关是由于名相关的反相关引起的，即j可能在i读取某个源寄存器的内容之前就先对该寄存器进行写操作，导致 i 后来读取到的值是错误的。如下列代码：F0，F4和R1都存在数据相关，执行将出现错误。但为了保证下述指令序列的正确执行，流水线只好暂停。Loop： L.D F0，0（R1）/ F0为数组元素 ADD.D F4，F0，F2/ 加上F2中的值 S.D F4，0（R1）/ 保存结果 DADDIU R1，R1，8/ 数组指针递减8个字节 BNE R1，R2，Loop/ 如果R1R2，则分支采用定向技术可以消除相关，思想是：在某条指令产生计算结果之前，其他指令并不真正立即需要该计算结果，如果能够将该计算结果从其产生的地方直接送到其他指令需要它的地方，那么就可以避免停顿。19、试举例说明DLX流水线中存在不能依靠定向技术解决的数据相关及其解决方法。不是所有数据相关带来的暂停都可以通过定向技术消除，如下面的例子：LW R1,0(R2)SUB R4,R1,R5AND R6,R1,R7OR R8,R1,R9这是LW指令不能将结果定向到SUB指令，就需要设置一个称为流水线互锁的功能部件。一旦流水线互锁检测到上述数据相关，流水线暂停执行LW指令之后的所有指令，直到能够通过定向解决该数据相关为止。四、计算题1、给定以下的假设，试计算直接映象Cache和两路组相联Cache的平均访问时间以及CPU的性能。由计算结果能得出什么结论？(考试的时候数肯定不一样！)（1）理想Cache情况下的CPI为2.0，时钟周期为2 ns，平均每条指令访存1.3次。（2）两者Cache容量均为64 KB，块大小都是32字节。（3）组相联Cache中的多路选择器使CPU的时钟周期增加了10%。（4）这两种Cache的失效开销都是70 ns。（5）命中时间为1个时钟周期。（6）64 KB直接映象Cache的失效率为1.4%，64 KB两路组相联Cache的失效率为1.0%。平均访存时间为：平均访存时间命中时间失效率×失效开销平均访存时间1路2.0（0.014×70）2.98 ns平均访存时间2路2.0×1.10（0.010×70）2.90 ns2路组相联Cache的平均访存时间比较低。CPU 时间IC×(CPIexe每条指令的平均存储器停顿周期数)×时钟周期时间= IC ×(CPIexe×时钟周期时间每条指令的平均存储器停顿时间)CPU时间1路 IC×(2.0×2(1.3×0.014×70) 5.27×ICCPU时间2路 IC×(2.0×2×1.10(1.3×0.010×70) 5.31×IC所以直接映象Cache的平均性能好一些。2、计算机系统字长64位，包含三个选择通道和一个多路通道，每个选择通道上连接了两台磁盘机和三台磁带机，多路通道上连接了了两台行式打印机，两台读卡机、10台终端，假定各设备的传输率如下：磁盘机：600 KBps，磁带机：200 KBps，行打机：6.6 KBps，读卡机：1.2 KBps，终端：1 KBps。计算该计算机系统的最大I/O数据传输率。多路通道最大数据传输率：选择通道最大数据传输率：TS：设备选择时间。从通道响应设备发出的数据传送请求开始，到通道实际为这台设备传送数据所需要的时间。TD：传送一个字节所用的时间。p：在一个通道上连接的设备台数，且这些设备同时都在工作。n：每台设备传送的字节数，这里假设每台设备传送的字节数都相同。k：数组多路通道传输的一个数据块中包含的字节数。在一般情况下，k<n。对于磁盘、磁带等磁表面存储器，通常k=512。选择通道和数组多路通道的实际流量就是连接在这个通道上的所有设备中数据流量最大的那一个 。因此，多路通道最大传输率是6.6 KBps，选择通道最大传输率是600KBps，系统的最大I/O传输率应为二者之和606.6KBps3、某计算机系统采用浮点运算部件后使浮点运算速度提高到原来的20倍，而系统运行一程序的整体性能提高到原来的10倍，试计算该程序中浮点操作所占的比例。设比例为x，根据Amdahl定律知：求解得x=0.0956，即占比9.56%4、动态多功能流水线由6个功能段组成，如下图所示：其中，s1、s4、s5、s6组成乘法流水线，s1、s2、s3、s6组成加法流水线，各个功能段时间为t，假设该流水线的输出结果可以直接返回输入端，而且设置有足够地缓冲寄存器，若以最快的方式用该流水计算：（AiBi）（其中i1.4，为连乘符号）（1）画出其处理过程的时空图。（2）计算其实际的吞吐率、加速比和效率。1) 先计算A1+B1、A2+B2、A3+B3和A4+B4；再计算(A1+B1)×(A2+B2)和(A3+B3)×(A4+B4)；然后求总的乘积结果。时空图：流水线实际吞吐率(n个连续任务，k段线性流水线)效率：流水线各段时间相等时的加速比：流水线的各段时间不完全相等时，一条k段流水线完成n个连续任务的实际加速比为：所以上述在18个t时间中，给出了7个结果。吞吐率为：不用流水线，由于一次求和需6t，一次求积需4t，则产生上述7个结果共需（4×6+3×4）t = 36t，所以加速比为流水线的效率为：5、在伪相联中，假设在按直接映象找到的位置处没有发现匹配，而在另一个位置才找到数据（伪命中）需要2个额外的周期；直接映象的命中时间为1个时钟周期，两路组相联的命中时间为1.2个时钟周期，直接映象情况下失效开销为50个时钟周期，当Cache容量为64 KB时，直接映象的失效率为1.4%，两路组相联的失效率为1%，问：直接映象、两路组相联和伪相联这三种组织结构中，哪一种速度最快？解：首先考虑标准的平均访存时间公式：平均访存时间伪相联 命中时间伪相联失效率伪相联×失效开销伪相联由于：失效率伪相联失效率2路命中时间伪相联命中时间1路伪命中率伪相联×2伪相联查找的命中率等于2路组相联Cache的命中率和直接映象Cache命中率之差。所以，伪命中率伪相联 命中率2路命中率1路 （1失效率2路）（1失效率1路） 失效率1路失效率2路平均访存时间伪相联命中时间1路（失效率1路失效率2路）×2 失效率2路×失效开销1路所以：平均访存时间伪相联64 KB 1（0.0140.01）×2（0.01×50）1.508个时钟而正常的平均访存时间命中时间失效率×失效开销对于64KB Cache，可得： 平均访存时间1路 1 + 0.014 × 50 = 1.7个时钟 平均访存时间2路 1.2 + 0.01 × 50 = 1.7 个时钟所以，伪相联Cache都是速度最快的。6、假定Cache的失效开销为50个时钟周期，当不考虑存储器停顿时，所有指令的执行时间都是2.0个时钟周期，访问Cache失效率为2%，平均每条指令访存1.33次。求没有Cache和有Cache两种情况下的平均指令执行时间。平均访存时间有Cache2 + 0.02 × 50 = 3个时钟平均指令执行时间 有Cache= 1.33 × 3 = 3.99个时钟平均访存时间无Cache2 + 1 × 50 = 52个时钟平均指令执行时间 无Cache= 1.33 × 52= 69.69个时钟显然有Cache快得多。7、在三级Cache中，第一级Cache、第二级Cache和第三级Cache的局部失效率分别为4%、30%和50%。它们的全局失效率各是多少？第一级Cache、第二级Cache和第三级Cache的局部失效率分别为4%、30%和50%指假设访问存储器1000次，则第一级失效40次，第二级失效x2/40 = 0.3，即12次，第三级失效x3/12 = 0.5，即6次。所以全局失效率为：第一级4%，第二级12/1000=1.2%，第三级6/1000=0.6%。8、计算机A和计算机B具有相同的指令系统。执行同一个程序时，计算机A的时钟周期为1.1 ns，CPI为2.0，计算机B的时钟周期为2 ns，CPI为1.3。请问执行这个程序时，哪台计算机更快？CPI表示每条计算机指令执行所需的时钟周期数A需要2个，即2×1.1=2.2ns 一条指令；B需要1.3个，即1.3×2=2.6ns一条指令。显然A更快。9、 （1）根据Amdahl定律写出系统加速比的公式。（2）某计算机系统有两个部件可以改进，这两个部件的加速比为：部件加速比130； 部件加速比220；如果部件1和部件2的可改进比例分别为30和40，求整个系统的加速比。所以：系统加速比=系统加速比1×系统加速比2 = 2.2716所以整个系统的性能提高到原来的2.2716倍。10、将计算机系统中某一功能的处理速度加快10倍，但该功能的处理时间仅为整个系统运行时间的40%，则采用此增强功能方法后，能使整个系统的性能提高多少？由题可知： 可改进比例 = 40% = 0.4 部件加速比 = 10根据Amdahl定律可知：采用此增强功能方法后，能使整个系统的性能提高到原来的1.5625倍。11、在Tomasulo算法中，进入“流出”段的条件是什么？对于浮点操作来说，要进行哪些动作和记录工作？进入“流出”段的条件：有空闲保留站r动作和记录工作：（1）判断第一操作数是否就绪；如果是，就把操作数读到保留站，否则就把寄存器状态表中的标识送给保留站。 （2）判断第二操作数是否就绪；如果是，就把操作数读到保留站，否则就把寄存器状态表中的标识送给保留站。 （3）把保留站置为忙。 （4）把操作码送保留站。 （5）把保留站号r送到与该指令的结果寄存器对应的寄存器状态表项。12、目录协议中，Cache块有哪三种状态？（1）共享：在一个或多个处理器上具有这个块的副本，且主存中的值是最新值(所有Cache均相同)。（2）未缓冲：所有处理器的Cache都没有此块的副本。（3）专有：仅有一个处理器上有此块的副本，且已对此块进行了写操作，而主存的副本仍是旧的。这个处理器称为此块的拥有者。13、论述Tomasulo算法的基本思想。记录和检测指令相关，操作数一旦就绪就立即执行，把发生RAW（写后读）冲突的可能性减少到最少。通过寄存器换名来消除WAR（读后写）和WAW（写后写）冲突。14.论述Tomasulo算法的基本思想。 Tomasulo算法的基本思想是只要操作数有效，就将其取到保留站，避免指令流出时才到寄存器中取数据，这就使得即将执行的指令从相应的保留站中取得操作数，而不是从寄存器中。指令的执行结果也是直接送到等待数据的其他保留站中去。因而，对于连续的寄存器写，只有最后一个才真正更新寄存器中的内容。一条指令流出时，存放操作数的寄存器名被换成为对应于该寄存器保留站的名称（编号）。指令流出逻辑和保留站相结合实现寄存器换名，从而完全消除了数据写后写和先读后写相关这类名相关。15.在Tomasulo算法中，进入“流出”段的条件是什么？对于浮点操作来说，要进行哪些动作和记录工作？（9分）进入“流出”段的条件：有空闲保留站r 动作和记录工作：写出算法或者文字描述均可。要点：（1）判断第一操作数是否就绪；如果是，就把操作数读到保留站，否则就把寄存器状态表中的标识送给保留站。（2）判断第二操作数是否就绪；如果是，就把操作数读到保留站，否则就把寄存器状态表中的标识送给保留站。（3）把保留站置为忙。（4）把操作码送保留站。（5）把保留站号r送到与该指令的结果寄存器对应的寄存器状态表项。8.请简述I/O系统设计的步骤。了解常用外围设备或被控设备与CPU之间信息交换的要求，确定控制方式；考虑硬件和软件的功能分配；进行IO端口的数量统计、数据流向安排和端口地址号分配；IO接口硬件电路的扩展设计；IO接口控制软件设计；进行接口硬件和软件联调。9.流水线数据相关有哪几种？简述定向技术的基本思想。（15分）相关有3种类型，分别是数据相关（也称真数据相关）、名相关、控制相关。在发生数据冲突时，后面的指令并不是立即就要用到前一条指令的计算结果。如果能够将计算结果从其产生的地方直接送到需要它的地方，就可以避免暂停。当定向硬件检测到前面某条指令的结果寄存器就是当前指令的源寄存器时，控制逻辑会将前面那条指令的结果直接从其产生的地方定向到当前指令所需的位置。专心-专注-专业