基于逻辑功效模型的CMOS数字集成电路延迟的估算与优化(共5页).doc

精选优质文档-倾情为你奉上基于逻辑功效模型的CMOS数字集成电路延迟的估算与优化一、 摘要CMOS数字集成电路中，快速的延迟估算对于关键路径的设计是非常必要的。模拟或者时序分析只能告诉我们某个特定电路的速度有多快，但不能解决如何改进电路使其速度更快这类问题。本文将建立逻辑功效模型，快速估算出延迟时间，发现来源，找出缩短延迟方法。本文将重点介绍如何选择逻辑的级数，逻辑门类型和MOS管尺寸来对逻辑和电路优化。关键词：CMOS数字集成电路；逻辑功效模型；延迟二、 寄生延迟与逻辑功效门的传输延迟时间等于从输入信号跨越50%到输出信号跨越50%所需的最大时间。我们认为门的传输延迟由两部分构成，一部分是门没有负载时的寄生延迟，一部分是由门本身的驱动能力和它的负载共同来决定的功效延迟。门的寄生延迟是当这个门驱动零负载时的延迟。手工计算时一种粗略的办法就是只计算输出节点上的扩散电容。我们可以使用RC延迟模型来计算这个延迟的大小。我们选择每个门中MOS管的宽度使其对应的电阻大小为R，这里我们认为单位NMOS管具有有效电阻R。单位PMOS管电阻2R，单位晶体管的栅电容定义为C，源漏区寄生电容也等于C (约2fF/um栅宽) 。如图1，为了做到无偏斜，我们把PMOS管的宽度做到2倍NMOS管，单位反向器在输出端上有3个单位的扩散电容，输出端电平变化时，要通过电阻R对三个单位的扩散电容进行充或者放电，因此其寄生延迟为3RC=。我们把无偏斜单位反相器的寄生延迟定义为标准寄生延迟，为简便起见我们把它看成是1。与非门在输出端都有6个单位的扩散电容，因此其寄生延迟就是两倍大小，简记为2。图1表1估算出了一些常见门的寄生延迟。增大晶体管的尺寸能够减少电阻但却相应增加了电容，因此在一阶精度上寄生延迟与们的尺寸大小无关。 表1 一些常见门的寄生延迟门类型输入数量1234n反相器1与非门234n或非门234n然而必须意识到，我们在计算时只计算输出节点上的扩散电容而忽略掉了串联MOS管的电容，如图1，一个2输入与非门的模型，如上方的输入型号等于1，而最底部的输入信号开始从0到1上升，这个与非门也必须对内部节点的扩散电容进行放电。所以在其真正的与非门或者或非门电路中，寄生延迟的增长与输入的数量不呈线性关系。我们可以根据Elmore延迟模型计算出一个n输入与非门的寄生延迟为：延迟随着串联的MOS管的数量呈二次方增长，而我们估算时只考虑了与输出结点相连的电容。实际上，人们很少采用4个甚至是5个以上的串联MOS管来构成一个门。当构造大扇入门的时候，常采用树型结构。门的功效延迟取决于门的复杂性和所驱动负载的大小。门的复杂性用逻辑功效g来表示，门的逻辑功效我们定义为门的输入电容与能够提供相同的输出电流的反向器的输入电容的比值。也就是说，逻辑功效表示某个门在产生输出电流时相比反向器的糟糕程度，这里我们假定该门的每个输入具有与反向器相同的电容。它表示的是门的复杂性。复杂的门具有大大的逻辑功效。同样为了方便，我们把一个反向器的逻辑功效定义为1，根据定义我们计算出2输入与非门与2输入或非门的逻辑功效，如图2。图2 反相器具有3个单位的输入电容，与非门的每个输入端上具有4个单位的电容，因此逻辑功效等于4/3。同样，或非门具有5个单位的电容，因此逻辑功效等于5/3。这符合我们认为的与非门比或非门好的期望，这是因为或非门具有较慢的串联PMOS管。表2估算出了一些常见门的逻辑功效。表2 一些常见门的逻辑功效门类型输入数量1234n反相器1与非门4/35/32（n+2）/3或非门5/37/53（2n+1）/3某个门驱动h个与自身相同的门，我们称其具有大小为h的扇出。如果负载与自身不同，则我们根据下式计算扇出： （1） Cout是被驱动的外部负载的电容，Cin是该门的输入电容。三、 模型的建立根据前面所述，门的传输延迟表示为 （2） 是没有负载时的寄生延迟，是功效延迟，它取决于门的复杂性和扇出 （3） 逻辑功效用g来表示，某个门驱动h个与自身相同的门，我们称其具有大小为h的扇出。如果负载与这个门自身不同，则可以根据（1）式计算扇出。图3图3画出了一个理想反向器和2输入与非门的延迟与扇出之间的关系图，图中的y截距表示寄生延迟，也就是当这个门没有负载时的延迟大小，直线的斜率就是逻辑功效。根据定义，反向器的直线斜率为1，与非门的直线斜率为4/3。一条路径延迟等于各级延迟的总和，可以写成路径功效延迟和路径寄生延迟的和，即 （4）其中 （5） （6）由于门的寄生延迟与晶体管尺寸无关，这里只与逻辑路径的级数和门的类型有关。路径功效是各级功效延迟的乘积，我们把路径功效定义为路径上的路径逻辑功效、分支功效和路径扇出的乘积。 （7）其中G为路径逻辑功效 （8）H为路径扇出 （9）B为分支功效 （10）每个分支处，b的计算方法为 （11）四、 最佳级功效、最佳级数、MOS管尺寸的确定 MOS管尺寸的确定当一个逻辑路径的级数、门的类型、输入信号驱动能力和负载确定后，可以按式（7）（10）计算出整个路径的功效，各级功效的乘积是，它与门类型有关而与各级门的尺寸大小无关。路径功效延迟等于各级功效延迟的总和。根据式（4）、式（5）、式（7），如果一组数的乘积为常数，那么当各个数的大小相等时他们的和最小。即当路经中的各级电路具有相同的功效延迟时，该路经的延迟最小。如果这条路径分为N级，寄生延迟为的一条N级路经最小可能达到的延迟为 （12）这一结论表明，只需知道路径的级数、路径功效和寄生延迟，不必设置晶体管尺寸，我们就可以估算出该路径的最小延迟。这种方法要比模拟更为先进。在电路模拟的方法中，路径延迟取决于晶体管的尺寸，你无法确定所选择的晶体管尺寸是否能够实现了最小的延迟。而这里我们还可以直接确定能够实现这种最小延迟的逻辑门的尺寸。将式（1）和式（3）结合起来就得到了电容变换公式，从而在已知输出电容的情况下找到最佳输入电容。 （13）这里为最佳级功效，根据式（12），其值为。从该路径最末端的负载开始，采用这个电容变换公式反向逐级计算出各级的尺寸大小。最佳级功效、最佳级数一般来说，你可以在某条路径的末端添加若干个反相器而不会改变电路的功能（除了极性之外）。我们来计算要实现最小的延迟应该添加多少个反相器。 图4图4中的逻辑模块具有级，路径功效大小为，考虑在路径的末端增加个反相器，从而该路径变成级。附加的反相器没有改变路径的路径功效，但是却增加了寄生延迟。新路径的延迟大小为： （14） 对求微分并令方程式等于，就可以求出最佳的级数。通过将定义为最佳的级功效，可以表达为 （15）如果忽略寄生效应（也就是假设），那么我们就得到经典的结果。从上式可以看出，寄生延迟的存在意味着每增加一个反相器的代价是很高的。因此最好采用较少的级数，或者采用比e更高的级功效。采用数值解的方法，当时我们得到。采用级数时，路径的延迟最少。采用级功效等于4的方式是一种比较方便的选择，并且能够简化对级数的选择过程。当在的范围内时，这种级功效能够实现最小延迟2%以内的偏差。这进一步解释了为什么扇出为4的反相器具有“典型的”逻辑门延迟。当只知道逻辑关系和输入、输出电容时，可先忽略路径逻辑功效G，初步确定F，再按 （16）估算最佳级数，分别考虑N接近的各种实现方式，分别计算F，比较D，得到最佳逻辑设计方案，再确定尺寸。五、结论1 数字化的“逻辑功效”能够刻画逻辑门或逻辑路径的复杂度，这种方法是我们能够对比不同电路的拓扑结构，发现哪些结构比其他结构更好。2 当每一级的功效延迟都接近相等并且这些延迟近似等于4的时候，路径的速度是最快的。3 为获得“更低的门延迟”而采用较少的级数并不能提高电路的速度。将门做的更大也不能提高电路的速度，那只会增大面积和功耗。4 我们需要计算的有效数字不超过12位，因此许多估算工作都可以在头脑中完成。我们所选择的晶体管尺寸不一定要精确的符合理论值，而且如果设计比较合理，那么微调晶体管的尺寸所带来的好处并不大。专心-专注-专业