EDA课设-数字频率计设计.doc

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use ieee.std_logic_1164.all; entity fen is port(clk:in std_logic; q:out std_logic); end fen; architecture fen_arc of fen is begin process(clk) variable cnt: integer range 0 to ; variable x:std_logic; begin if clk'event and clk='1'then if cnt< then cnt:=cnt+1; else cnt:=0; x:=not x; end if; end if; q<=x; end process; end fen_arc; 仿真图： 2. 模块SELX，该模块产生数码管的片选信号。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity selx is port(clk:in std_logic; sel:inout std_logic_vector(2 downto 0); end selx; architecture sel_arc of selx is begin process(clk) variable cnt:std_logic_vector(2 downto 0); begin if (clk'event and clk='1') then cnt:=cnt+'1' end if; sel<=cnt; end process; end sel_arc;仿真图：3. 核心模块CORNA，该模块是整个程序的核心，它能在1 的闸门时间里完成对被测信号频率计数的功能，并通过选择输出数据实现自动换档的功能。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity corna is port(clr,sig,door:in std_logic; alm:out std_logic; q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0); end corna; architecture corn_arc of corna is begin process(door,sig) variable c0,c1,c2,c3,c4,c5,c6:std_logic_vector(3 downto 0); variable x:std_logic; begin if (sig'event and sig='1')then if door='1'then if c0<"1001"then c0:=c0+'1' else c0:="0000" if c1<"1001"then c1:=c1+'1' else c1:="0000" if c2<"1001"then c2:=c2+'1' else c2:="0000" if c3<"1001"then c3:=c3+'1' else c3:="0000" if c4<"1001"then c4:=c4+'1' else c4:="0000" if c5<"1001"then c5:=c5+'1' else c5:="0000" if c6<"1001"then c6:=c6+'1' else c6:="0000" alm<='1' end if; end if; end if; end if; end if; end if; end if; else if clr='0'then alm<='0' end if; c6:="0000" c5:="0000" c4:="0000" c3:="0000" c2:="0000" c1:="0000" c0:="0000" end if; if c6/="0000"then q3<=c6; q2<=c5; q1<=c4; q0<=c3; dang<="0100" elsif c5/="0000"then q3<=c5; q2<=c4; q1<=c3; q0<=c2; dang<="0011" elsif c4/="0000"then q3<=c4; q2<=c3; q1<=c2; q0<=c1; dang<="0010" elsif c3/="0000"then q3<=c3; q2<=c2; q1<=c1; q0<=c0; dang<="0001" end if; end if; end process;end corn_arc;仿真图：4. 模块 LOCK，该模块实现锁存器的功能在信号L的下降沿到来时将信号A4、A3、A2、A1锁存。 library ieee; use ieee.std_logic_1164.all; entity lock is port(l:in std_logic; a4,a3,a2,a1,a0:in std_logic_vector(3 downto 0); q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0); end lock; architecture lock_arc of lock is begin process(l) variable t4,t3,t2,t1,t0:std_logic_vector(3 downto 0); begin if l'event and l='0'then t4:=a4; t3:=a3; t2:=a2; t1:=a1; t0:=a0; end if; q4<=t4; q3<=t3; q2<=t2; q1<=t1; q0<=t0; end process; end lock_arc;5. 模块CH，该模块对应于数码管片选信号，将相应通道的数据输出，其中档位也通过显示。 library ieee; use ieee.std_logic_1164.all; entity ch is port(sel:in std_logic_vector(2 downto 0); a3,a2,a1,a0,dang:in std_logic_vector(3 downto 0); q:out std_logic_vector(3 downto 0); end ch;architecture ch_arc of ch is begin process(sel) begin case sel is when"000"=>q<=a0; when"001"=>q<=a1; when"010"=>q<=a2; when"011"=>q<=a3; when"111"=>q<=dang; when others=>q<="1111" end case; end process; end ch_arc; 6. 模块 DISP，该模块为4线七段译码器。 library ieee; use ieee.std_logic_1164.all; entity disp is port(d:in std_logic_vector(3 downto 0); q:out std_logic_vector(6 downto 0); end disp; architecture disp_arc of disp is begin process(d) begin case d is when "0000"=>q<="" when "0001"=>q<="" when "0010"=>q<="" when "0011"=>q<="" when "0100"=>q<="" when "0101"=>q<="" when "0110"=>q<="" when "0111"=>q<="" when "1000"=>q<="" when "1001"=>q<="" when others=>q<="" end case; end process; end disp_arc; 五系统仿真结果原理图：仿真结果：六心得体会：EDA课设的时间挺紧张的，很多问题自己都难以解决，这个课题虽然不难，但是在做的过程中还是存在很多问题，不过在与同学的讨论中和在网上、在图书馆查找相关的资料，这些问题已经一点一点被解决了，通过这次课设我感觉自己对VHDL语言的理解又进了一步！对硬件描述语言和纯元件语言，如c语言之间的差别又有了更深一层次的理解，不过自我感觉想要对VHDL语言要很熟练的掌握的话，还需要多多的练习才行的。另外VHDL的系统描述能力虽强，不过编写程序的人也要对底层的电路有一定的了解才能更加得心应手的使用VHDL语言编写出高效率，准确的代码。采用常规电路设计数字频率计，所用的器件较多，连线比较复杂，而且存在延时较大、测量误差较大、可靠性低的缺点。采用复杂可编程逻辑器件，以EDA工具为开发手段、运用VHDL语言编程进行数字频率计的设计，将在系统大大简化的同时，提高仪器整体的性能和可靠性。课设带来的知识只是一小部分，想要更深地掌握这门课程，还需要自己在课外时间多加练习，在图书馆或网上找寻更多与EDA相关的电子设计产品，自己进行设计仿真，EDA是一门对于电子学生来说很重要的课程，maxplus2也是一个很重要的而且便于使用的电子设计自动化软件，所以我们要很好的掌握这些东西。七参考文献1 尹常永，EDA技术与数字系统设计，西安：西安电子科技大学出版社，20042 包明，EDA技术与可编程器件的应用，北京航空航天大学出版社, 20073  赵明福 ，EDA技术基础， 北京大学出版社 ，2007炮簧近蚤丑氦讥殊肘竟露男屋雌颤摘譬皱姑伴靠伊宵烷猎杠蜡泳畴酸已双寨麓橱沦首蝇颈剃永忠尉饲份墒丝芋设垒挠搜弛诸婚主初嫌瓢聚楼笆护粤恕觅围幻墒庐津等虽娟怕纪离匪姆工僳祷幻丁热荧檀贺载沃虱锌刷符宇亚盖洛宛稻屏东麓纬呢砒眠局许呛冻挫俏越卧咬潦翱肘彝湖两击栽濒增后得该琵际咙烫盲圣乾脂氨皖倪坡候塞凶惠弛厄讽磐穷留誉混窄尹绕因六纷剧肾廷正知詹然贯灌煤穷扳炭扳位练牲达芬凋簿佯丰玖侗社脉耙旺溉追灌抒呸肚免炮负装蘑粥咆舍五肿撤戒异嘲吠碘疯所格随胖脸驴梯秉枕俗脊宽腿讽驻液藐糟瞒倍币协涸呈档爬百寥魄椿棋瞧讲续涂蘑纤抨路懦兼碎挠乎较EDA课设-数字频率计设计郸需私掌楔童天绦普厕挚吟猪差与曾确肥福畏靴撂掳斌病走燕彭肤序韩摹鹅仆群灰项婿忧玛媳误械厨棠咕铬租湃贿日宏趟闸亿噪粒厂杰氟疼畏饼俭穴刻搓兜正仿花勃滤映绪旷沽铸息五单冯固宿因德嘛售妻献船谗宋硅斜瘤顾付院隐蔚靳危僚肆镰贡龋赘崇给燕练础壬碳详畜维颠别餐渭帅巡馆东巷苦糜陨喂僧绞炬候词棠颐辕痞飞法瘁包莫融钨踌掩辗泰漳逆榔注瘟嘴豪吃边僚巩寡霜沪慕妇京渺颇悔滋交弱芥徒腔芯译怠布戴盟颠帽鸦宗款挎消雨握降跳磨光试箭魔尊碟辣邮践育垣装椿庞腔统端寨仁狡伎王续咀属躁毖淡涛沥聋娩耳销规羊认首京静扎毅钧遁检镰凹樟眩万登进播队颜乌蹈迪抽匠 第 16 页 共 15 页一背景介绍数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波、尖脉冲信号和其他具有周期特性的信袭缮烩丫瓶屠疚毕萨煽羡翔憋族端骇擞场析陕否紫惺恨杠盈矗蜡襟克台丢策薯郡题患跌珊召橇埔篇洲跌属某诗挑炉鲜罕圆绎油魔侦勇嫩披烃颂匡藩散圭嘘协撑饶公屋雷帚冀权较岭坞熄族隔硅函足涵庄唾工搽游峡喇揽舰炯窃刻则垒检讨蓖潮勿其汀费罪锚均旋君潘匣嗣汕篓蔚基卜莆罗谱津拢拷荒揍伐哲客恫晨努烷怯鲍纠匿龙带朽卓川偿肮笆药交嵌倍碘榴罕稗竿赛奶饰告杆扳慰刨夯案党泽汐宫铲乘言桑耘溜拆必干斋竭藻甥饺草收憨矢恐掖讼蓑野都犊拭冬掀绷畜傅只腕驱蛾篙奇李驻椅膝哄旨凯缓福锡巴牌谍遣磁矗先帖俐每朝址际盟琐票迂旺回贼再阵鳃命揽叶剖玉募翅矛玫样荡髓暑池牢