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【精品文档】如有侵权，请联系网站删除，仅供学习与交流eda实验指导书电信.精品文档. 目录实验一 QuartusII软件应用1实验二 VHDL软件设计2实验三3-8译码器实验四 组合逻辑电路的VHDL描述实验五 触发器的VHDL描述实验六 扫描显示驱动电路实验七 VHDL硬件设计实验八 函数信号发生器实验九 数字钟实验一QuartusII软件应用一、实验目的1、熟悉EDA开发平台的基本操作。2、掌握EDA开发工具的图形设计方法。3、掌握图形设计的编译与验证方法。二、实验仪器PC机一台QuartusII软件三、实验内容1、实验原理图：建立一个4-bit 计数器图形设计文件（如图1.1示）；图 1.1 图形设计例图对上述计数器进行功能和时间仿真，验证其功能并测试其最高工作频率。利用向导创建一个新器件（6位全加器：使能、流水线等参数自行设定）。2、实验步骤：新建一个文件夹，一般在F盘里。打开QuartusII软件，选择File/New,在弹出的窗口中选Device Design Files选项卡，再选择Block Diagram/Schematic 选项，单击OK后打开图形编辑窗口。 选择File/Save As命令，保存文件在已经创建的文件夹里。当出现询问是否创建工程的窗口，应当单击是进入创建工程流程，否则要重新创建工程把文件添加进去。打开工程中的原理图文件，在原理图编辑窗口的任何一个位置右击，将出现快捷菜单，选择Insert /Symbol命令，出现元件输入对话框，选择相应的器件，并连接好电路，然后分别在input和output 的PIN NAME上双击使其变黑色，再分别输入引脚名。选择Processing/Start Compilation命令，进行全程编译。打开波形编辑器，选择File/New，在New中选择Other Files中的 Vector Waveform File 选项，单击OK，出现空白的波形编译窗口选择File/Save As命令，存盘。文件名一定要与原理图文件名一致。然后添加相应的端口信号节点到波形编辑器中，设置合理的输入信号。 选择Processing/Start Simulation，进行波形仿真。选择Processing/Classic Timing Analyzer Tool测试最高工作频率。选择Tools/MegaWizard Plug-In Manager,根据向导提示创建一个位全加器。、实验结果记录：打印出实验原理图与仿真波形图，写出最高工作频率，打印出利用向导创建的新器件的图形，完成实验报告四、实验研究与思考1、延迟时间分析、最高工作频率分析等时间分析有何重要性？ 2、流水线的作用是什么？对那些性能有影响？2、功能仿真、验证起到什么作用？实验二 VHDL软件设计一、实验目的1、熟悉EDA开发平台的基本操作。2、掌握EDA开发工具的VHDL设计方法。3、掌握硬件描述语言设计的编译与验证方法。二、实验仪器PC机一台QuartusII软件三、实验内容1、24进制加法计数器的程序：LIBRARY Ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;ENTITY count24 ISPORT(en,clk: IN STD_LOGIC; qa: out STD_LOGIC_VECTOR(3 DOWNTO 0); -个位数计数 qb: out STD_LOGIC_VECTOR(1 DOWNTO 0); -十位数计数END count24;ARCHITECTURE a1 OF count24 ISBEGINprocess(clk)variable tma: STD_LOGIC_VECTOR(3 DOWNTO 0);variable tmb: STD_LOGIC_VECTOR(1 DOWNTO 0);begin if clk'event and clk='1' then if en='1' then if tma="1001" then tma:="0000"tmb:=tmb+1; Elsif tmb="10" and tma="0011" then tma:="0000" tmb:="00" else tma:=tma+1; end if; end if; end if; qa<=tma; qb<=tmb; end process;END a1;2、 实验步骤：）进制计数器新建一个文件夹，一般在F盘里。打开QuartusII软件，选择File/New,在弹出的窗口中选Device Design Files选项卡，再选择VHDL File 选项，单击OK后打开程序编辑窗口。选择File/Save As命令，保存文件在已经创建的文件夹里，文件名一定要与程序的实体名一致。当出现询问是否创建工程的窗口，应当单击是进入创建工程流程，否则要重新创建工程把文件添加进去。打开工程中的程序文件，把1中24进制加法计数器的程序输入。选择Processing/Start Compilation命令，进行全程编译。打开波形编辑器，选择File/New，在New中选择Other Files中的 Vector Waveform File 选项，单击OK，出现空白的波形编译窗口。选择File/Save As命令，存盘。文件名一定要与原理图文件名一致。然后添加相应的端口信号节点到波形编辑器中，设置合理的输入信号。选择Processing/Start Simulation，进行波形仿真。）修改以上程序获得60进制加法计数器，并进行功能和时间仿真验证。、实验结果记录：手写出进制与60进制的加法器的实验程序，打印出仿真波形图，完成实验报告四、实验研究与思考1、比较图形设计和语言设计方法的差别和优缺点。实验三 3-8译码器一、实验目的1、掌握组合逻辑电路的设计方法。2、掌握组合逻辑电路的静态测试方法。3、初步掌握EDA软件的基本操作与应用。4、初步了解可编程器件的设计全过程。二、实验仪器 PC机一台QuartusII软件三、实验内容1、新建一个设计工程；2、输入并连接如图3.1所示原理图；图3.1 3-8译码器原理图3、选择目标器件（EP1C3T144C8）；4、编译与适配；5、波形文件输入与设定，功能仿真与验证；6、管脚锁定；7、器件编程下载；8、硬件测试；9、采用VHDL语言描述以上3-8译码器，并重复以上4-8项；9、自行设计纪录方式，完成实验报告四、实验研究与思考1、组合逻辑电路的设计应该注意什么问题？实验四 组合逻辑电路的VHDL描述一、实验目的1、掌握组合逻辑电路的设计方法。2、掌握组合逻辑电路的静态测试方法。3、熟悉FPGA设计的过程，比较原理图输入和文本输入的优劣。二、实验仪器 PC机一台QuartusII软件三、实验内容1、用VHDL语言设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于时，判别电路输出为，反之为。2、用VHDL语言设计四个开关控制一盏灯的逻辑电路，要求改变任意开关的状态能够引起灯亮灭状态的改变。（即任一开关的合断改变原来灯亮灭的状态，参考电路原理图如图4.2所示。）图4.2 灯控参考电路3、用VHDL语言设计一个优先排队电路，其中：A=1，最高优先级；B=1，次高优先级；C=1， 最低优先级。要求输出端最多只能有一端为“”，即只能是优先级较高的输入端所对应的输出端为“”。4、自行设计纪录方式，完成实验报告四、实验研究与思考1、CPLD和FPGA有什么差别？设计中应该注意什么问题？2、图形设计方法中采用LPM设计有什么好处？实验五 触发器的VHDL描述一、实验的目的1、掌握触发器功能的测试方法。2、掌握基本RS触发器的组成及工作原理。3、掌握集成JK触发器和D触发器的逻辑功能及触发方式。4、掌握几种主要触发器之间相互转换的方法。5、通过实验、体会CPLD芯片的高集成度和多I/O口。二、实验仪器 PC机一台QuartusII软件三、实验内容1、用VHDL语言设计基本RS触发器、同步RS触发器、J-K触发器、D触发器，并将这些触发器集成于一个电路（芯片）中（参考设计电路如图5.1所示），并研究其相互转换的方法。图5.1 触发器设计参考电路2、编译、仿真、管脚锁定和器件编成下载后进行硬件测试并纪录测试结果到下列各触发器的真值表中。表一：RS寄存器RdSdQNQ说 明01101100表二：RS 锁存器RSCLK1RdSdQnQn+1Qn-1说 明XXX10XXX01XXX00XX01100111011111011111111表三：D 触发器INPUTSOUTPUTSDCLK2RdSdQNQXX01XX10XX00X011X111011111表四：JK 触发器JKCLK1RdSdQnQn+1NQn+1XXX01XXX10XXX00XX011XX11100110111101111114、分别将JK触发器和D触发器接成T触发器，模拟其工作状态，并画出其波形图。5、自行设计纪录方式，完成实验报告四、实验研究与思考1、时序电路的设计与组合电路的设计有何差别?2、时序电路的同步设计和异步设计有何不同？3、异步设计的竞争冒险现象如何产生，应该如何克服竞争冒险现象？实验六 扫描显示驱动电路一、实验目的1、了解实验系统中8位八段数码管显示模块的工作原理；2、掌握计数器和地址发生器的VHDL描述方法；3、掌握LED数码管7段译码器的VHDL描述方法；4、掌握编码器的VHDL描述方法；5、设计标准扫描驱动电路模块，以备后面实验用。二、实验仪器PC机一台QuartusII软件 EDA实验箱三、实验内容图6.1所示的是8位数码扫描显示电路，其中每个数码管的8个段：h、g、f、e、d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、k8来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。其VHDL示例程序如程序10.1所示。图6.1 8位数码扫描显示电路图1、实验内容1：理解程序中各语句的含义，以及该例的整体功能。对该例进行编辑、编译、综合、适配、仿真，给出仿真波形。实验方式：若考虑小数点，SG的8个段分别与PIO49、PIO48、PIO42（高位在右）、BT的8个位分别与PIO34、PIO35、PIO41（高位在左）；电路模式不限，引脚图参考附图11。将GW48EDA系统左下方的拨码开关全部向上拨，这时实验系统的8个数码管构成图10.1的电路结构，时钟CLK可选择clock0，通过跳线选择16384Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。2、自行设计纪录方式，完成实验报告【例5.1】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCAN_LED IS PORT ( CLK : IN STD_LOGIC; SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); -段控制信号输出 BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); -位控制信号输出END;ARCHITECTURE one OF SCAN_LED IS SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0); SIGNAL A : INTEGER RANGE 0 TO 15;BEGINP1：PROCESS( CNT8 ) -编码器 BEGIN CASE CNT8 IS WHEN "000" => BT <= "00000001" ; A <= 1 ; WHEN "001" => BT <= "00000010" ; A <= 3 ; WHEN "010" => BT <= "00000100" ; A <= 5 ; WHEN "011" => BT <= "00001000" ; A <= 7 ; WHEN "100" => BT <= "00010000" ; A <= 9 ; WHEN "101" => BT <= "00100000" ; A <= 11 ; WHEN "110" => BT <= "01000000" ; A <= 13 ; WHEN "111" => BT <= "10000000" ; A <= 15 ; WHEN OTHERS => NULL ; END CASE ; END PROCESS P1;P2：PROCESS(CLK) -计数器 BEGIN IF CLK'EVENT AND CLK = '1' THEN CNT8 <= CNT8 + 1; END IF; END PROCESS P2 ; P3：PROCESS( A ) -译码电路 BEGIN CASE A IS WHEN 0 => SG <= "0111111" WHEN 1 => SG <= "0000110" WHEN 2 => SG <= "1011011" WHEN 3 => SG <= "1001111" WHEN 4 => SG <= "1100110" WHEN 5 => SG <= "1101101" WHEN 6 => SG <= "1111101" WHEN 7 => SG <= "0000111" WHEN 8 => SG <= "1111111" WHEN 9 => SG <= "1101111" WHEN 10 => SG <= "1110111" WHEN 11 => SG <= "1111100" WHEN 12 => SG <= "0111001" WHEN 13 => SG <= "1011110" WHEN 14 => SG <= "1111001" WHEN 15 => SG <= "1110001" WHEN OTHERS => NULL ; END CASE ; END PROCESS P3; END;例6.1是扫描显示的示例程序，其中clk是扫描时钟；SG为7段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT是位选控制信号，接图5-20中的8个选通信号：k1、k2、k8 。程序中CNT8是一个3位计数器，作扫描计数信号，由进程P2生成；进程P3是7段译码查表输出程序，与例5-18相同；进程P1是对8个数码管选通的扫描程序，例如当CNT8等于"001" 时，K2对应的数码管被选通，同时，A被赋值3，再由进程P3译码输出"1001111"，显示在数码管上即为“3”；当CNT8扫变时，将能在8个数码管上显示数据：13579BDF 。四、实验研究与思考1、字形编码的种类，即一个8段数码管可产生多少种字符，产生所有字符需多少根译码信号线？2、字符显示亮度和扫描频率的关系，且让人感觉不出光烁现象的最低扫描频率是多少？3、扫描显示和静态显示有什么差别？使用扫描显示有什么好处？ 实验七 VHDL硬件设计-计数器及时序电路描述一、实验目的1、了解时序电路的经典设计方法（JK触发器和一般逻辑门组成的时序逻辑电路）。2、了解同步计数器，异步计数器的使用方法。3、了解同步计数器通过清零阻塞法和预显数法得到循环任意进制计数器的方法。4、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。5、了解同步设计和异步设计的区别。二、实验仪器PC机一台QuartusII软件 EDA实验箱三、实验内容1、用JK触发器设计异步四位二进制加法计数器。8位LED数码管16进制显示扫描显示驱动电路设计，实验参考原理图如图7.1所示。其中，计数时钟频率CLK<2Hz；扫描时钟频率>40Hz；四位JK触发器接成异步计数器；SEL0SEL2为扫描地址（控制八位数码管的扫描顺序和速度）；AG为显示译码输出，代表数码管的八个段位（a,b,c,d,e,f,g）；八位数码管同时顺序显示0F。图7.1 计数器设计参考原理图3.绘制原理图后进行仿真验证，最后下载到实验箱。4、自行设计纪录方式，完成实验报告四、实验研究与思考1、说明在FPGA设计中，同步设计和异步设计的不同之处。2、图形设计和VHDL语言设计编程各有什么优点，混合编程时应注意些什么问题？3、应用状态机设计时序电路需要注意哪些问题？实验八 函数信号发生器一、实验目的1、了解函数信号发生的方法。2、掌握LPM_ROM的使用方法。3、了解DAC0832的工作原理和控制时序。4、掌握DAC0832的控制时序的VHDL设计实现方法。5、了解低通滤波电路的原理及其在信号发生中的应用。2、熟悉SignalTap II测试方法。二、实验仪器计算机、QuartusII软件、EDA试验箱、示波器。三、实验内容1、在Quartus II上完成正弦信号发生器设计，包括仿真和资源利用情况了解（假设利用Cyclone器件）。最后在实验系统上实测。示例程序如例9.1，【例9.1】 正弦信号发生器顶层设计LIBRARY IEEE; -正弦信号发生器源文件USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC; -信号源时钟 DOUT : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); -8位波形数据输出END;ARCHITECTURE DACC OF SINGT ISCOMPONENT data_rom -调用波形数据存储器LPM_ROM文件：data_rom.vhd声明PORT(address : IN STD_LOGIC_VECTOR (5 DOWNTO 0) ; -6位地址信号 inclock : IN STD_LOGIC ; -地址锁存时钟 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);END COMPONENT; SIGNAL Q1 : STD_LOGIC_VECTOR (5 DOWNTO 0); -设定内部节点作为地址计数器 BEGINPROCESS(CLK ) -LPM_ROM地址发生器进程 BEGINIF CLK'EVENT AND CLK = '1' THEN Q1<=Q1+1; -Q1作为地址发生器计数器END IF;END PROCESS;u1 : data_rom PORT MAP(address=>Q1, q => DOUT,inclock=>CLK); -例化END;信号输出的D/A使用实验系统上的DAC0832，注意其转换速率是1s，其引脚功能简述如下：ILE：数据锁存允许信号，高电平有效，系统板上已直接连在5V上；WR1、WR2：写信号1、2，低电平有效；XFER：数据传送控制信号，低电平有效；VREF：基准电压，可正可负，10V10V；RFB：反馈电阻端；IOUT1/IOUT2：电流输出端。D/A转换量是以电流形式输出的，所以必须将电流信号变为电压信号；AGND/DGND：模拟地与数字地。在高速情况下，此二地的连接线必须尽可能短，且系统的单点接地点须接在此连线的某一点上。建议选择GW48系统的电路模式No.5，由附录对应的电路图可见，DAC0832的8位数据口D7.0分别与FPGA的PIO31、30.、24相连，如果目标器件是EP1C3T144，则对应的引脚是：72、71、70、69、68、67、52、51；时钟CLK接系统的clock0，对应的引脚是93，选择的时钟频率不能太高（转换速率1s，）。还应该注意，DAC0832电路须接有+/-12V电压：GW48系统的+/-12V电源开关在系统左侧上方。然后下载SINGT.sof到FPGA中；波形输出在系统左下角，将示波器的地与GW48系统的地（GND）相接，信号端与“AOUT”信号输出端相接。如果希望对输出信号进行滤波，将GW48系统右下角的拨码开关的“8”向下拨，则波形滤波输出，向上拨则未滤波输出，这可从输出的波形看出。2、修改例14.1的数据ROM文件，设其数据线宽度为8，地址线宽度也为8，初始化数据文件使用MIF格式，用C程序产生正弦信号数据，最后完成以上相同的实验。3、设计一任意波形信号发生器，可以使用LPM双口RAM担任波形数据存储器，利用单片机产生所需要的波形数据，然后输向FPGA中的RAM（可以利用GW48系统上与FPGA接口的单片机完成此实验，D/A可利用系统上配置的0832或5651高速器件）。4、自行设计纪录方式，完成实验报告四、实验研究与思考1、采用本方法估计可以产生的正弦波的频率能到多少？2、若要产生任意信号波形和高速波形输出应该注意什么问题？实验九 数字钟一、实验目的1、掌握多位计数器相连的设计方法。2、掌握十进制，六进制，二十四进制计数器的设计方法。3、继续巩固多位共阴极扫描显示数码管的驱动，及编码。4、掌握扬声器的驱动。5、LED灯的花样显示。6、掌握FPGA技术的层次化设计方法。二、实验仪器计算机、QuartusII软件、EDA试验箱。三、实验内容1、要求具有时、分、秒计数显示功能，以二十四小时循环计时；具有清零、调节小时、分钟的功能；具有整点报时和LED灯花样显示的功能；各种进制的计数及时钟控制模块（10进制、六进制、24进制）、扫描分时显示、译码模块、彩灯，扬声器编码模块都采用VHDL语言编写，设计参考原理图如图11.1所示。2、内容（1）根据电路特点，可在教师指导下用层次设计概念。将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分做和调试其中之一，然后再将各模块和起来联试。以培养学生之间的合作精神，同时加深层次化设计概念。扫描显示设计请参考实验十。（2）了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。图9.1 数字钟参考设计原理图3、自行设计纪录方式，完成实验报告四、实验研究与思考1、层次化设计与模块化设计有何优点？2、扫描电路实现显示功能的潜在好处？附录1 GW48 EDA/SOPC主系统使用说明第一节 GW48教学实验系统原理与使用介绍一、GW48系统使用注意事项 1、闲置不用GW48系统时，必须关闭电源！ 2、在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。注意此复位键仅对实验系统的监控模块复位，而对目标器件FPGA没有影响，FPGA本身没有复位的概念，上电后即工作，在没有配置前，FPGA的I/O口是随机的，故可以从数码管上看到随机闪动，配置后的I/O口才会有确定的输出电平。3、换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接口都可带电插拔。请特别注意，尽可能不要随意插拔适配板，及实验系统上的其他芯片。4、 使用实验系统前，查阅系统的默认设置ppt文件：EDA技术与VHDL书实验课件说明_必读 .ppt。二、GW48系统主板结构与使用方法以下将详述GW48系列SOPC/EDA实验开发系统（GW48-PK2/CK）结构与使用方法，对于这2种型号的不同之处将给予单独指出。该系统的实验电路结构是可控的。即可通过控制接口键，使之改变连接方式以适应不同的实验需要。因而，从物理结构上看，实验板的电路结构是固定的，但其内部的信息流在主控器的控制下，电路结构将发生变化-重配置。这种“多任务重配置”设计方案的目的有3个：1、适应更多的实验与开发项目；2、适应更多的PLD公司的器件；3、适应更多的不同封装的FPGA和CPLD器件。系统板面主要部件及其使用方法说明如下。以下是对GW48系统主板功能块的注释。附图1 GW48 EDA系统电子设计二次开发信号图（1） “模式选择键”：按动该键能使实验板产生12种不同的实验电路结构。这些结构如第二节的13 张实验电路结构图所示。例如选择了“NO.3”图，须按动系统板上此键，直至数码管“模式指示”数码管显示“3”，于是系统即进入了NO.3 图所示的实验电路结构。（2） 适配板：这是一块插于主系统板上的目标芯片适配座。对于不同的目标芯片可配不同的适配座。可用的目标芯片包括目前世界上最大的六家FPGA/CPLD厂商几乎所有CPLD、FPGA和所有ispPAC等模拟EDA器件。第七节的表中已列出多种芯片对系统板引脚的对应关系，以利在实验时经常查用。（3） ByteBlasterMV编程配置口：如果要进行独立电子系统开发、应用系统开发、电子设计竞赛等开发实践活动，首先应该将系统板上的目标芯片适配座拔下（对于Cyclone器件不用拔），用配置的10芯编程线将“ByteBlasterMV”口和独立系统上适配板上的10芯口相接，进行在系统编程（如GWDVP-B板），进行调试测试。“ByteBlasterMV”口能对不同公司，不同封装的CPLD/FPGA进行编程下载，也能对isp单片机89S51等进行编程。编程的目标芯片和引脚连线可参考附图1，从而进行二次开发。（4）ByteBlasterII编程配置口：该口主要用于对Cyclone系列AS模式专用配置器件EPCS4和EPCS1等编程。 (5) 混合工作电压源：系统不必通过切换即可为CPLD/FPGA目标器件提供5V、3.3V、2.5V、1.8V和1.5V工作电源，此电源位置可参考附图1。（6）JP5编程模式选择跳线：（仅GW48-PK2型含此）。如果要对Cyclone的配置芯片进行编程，应该将跳线接于“ByBtII”端，在将标有“ByteBlasterII”编程配置口同适配板上EPCS4/1的AS模式下载口用10芯线连接起来，通过QuartusII进行编程。当短路“Others”端时，可对其它所有器件编程，端口信号参考附图1。（7）JP6/JVCC/VS2编程电压选择跳线：跳线JVCC（GW48PK2型标为“JP6”）是对编程下载口的选择跳线。对5V器件，如10K10、10K20、7128S、1032、95108、89S51单片机等，必须选“5.0V”。而对低于或等于3.3V的低压器件，如1K30、1K100、10K30E、20K300、Cyclone、7128B等一律选择“3.3V”一端。（8）并行下载口：此接口通过下载线与微机的打印机口相连。来自PC机的下载控制信号和CPLD/FPGA的目标码将通过此口，完成对目标芯片的编程下载。计算机的并行口通信模式最好设置成“EPP”模式。（9）键1键8 ：为实验信号控制键，此8个键受“多任务重配置”电路控制，它在每一张电路图中的功能及其与主系统的连接方式随模式选择键的选定的模式而变，使用中需参照第二节中的电路图。（10）键9键14 ：（GW48PK2型含此键）此6个键不受“多任务重配置”电路控制，由于键信号速度慢，所以其键信号输入口是全开放的，各端口定义在插座“JP8”处，可通过手动节插线的方式来实用，键输出默认高电平。注意：键1至键8是由“多任务重配置”电路结构控制的，所以键的输出信号没有抖动问题，不需要在目标芯片的电路设计中加入消抖动电路，这样，能简化设计，迅速入门。但设计者如果希望完成键的消抖动电路设计练习，必须使用键9至键14来实现。（11）数码管18/发光管D1D16 ：受“多任务重配置”电路控制，它们的连线形式也需参照第二节的电路图。（12）“时钟频率选择” ：位于主系统的右小侧，通过短路帽的不同接插方式，使目标芯片获得不同的时钟频率信号。对于“CLOCK0”，同时只能插一个短路帽，以便选择输向“CLOCK0”的一种频率：信号频率范围：0.5Hz50MHz。由于CLOCK0可选的频率比较多，所以比较适合于目标芯片对信号频率或周期测量等设计项目的信号输入端。右侧座分三个频率源组，它们分别对应三组时钟输入端:CLOCK2、CLOCK5、CLOCK9。例如，将三个短路帽分别插于对应座的2Hz、1024Hz和12MHz，则CLOCK2、CLOCK5、CLOCK9分别获得上述三个信号频率。需要特别注意的是，每一组频率源及其对应时钟输入端，分别只能插一个短路帽。也就是说最多只能提供4个时钟频率输入FPGA：CLOCK0、CLOCK2、CLOCK5、CLOCK9。（13）扬声器：与目标芯片的“SPEAKER”端相接，通过此口可以进行奏乐或了解信号的频率，它与目标器件的具体引脚号，应该查阅附录第3节的表格。（14） PS/2接口：通过此接口，可以将PC机的键盘和/或鼠标与GW48系统的目标芯片相连，从而完成PS/2通信与控制方面的接口实验，GW48-GK/PK2含另一PS/2接口，引脚连接情况参见实验电路结构 NO.5（附图7）。（15）VGA视频接口：通过它可完成目标芯片对VGA显示器的控制。详细连接方式参考附图 7（对GW48-PK2主系统），或附图13（GW48-CK主系统）。（16） 单片机接口器件：它与目标板的连接方式也已标于主系统板上：连接方式可参见附图11。注1：对于GW48-PK2系统，实验板右侧有一开关，若向“TO_ FPGA”拨，将RS232通信口直接与FPGA相接；若向“TO_MCU”拨，则与89S51单片机的P30和P31端口相接。于是通过此开关可以进行不同的通信实验，详细连接方式可参见附图11。平时此开关应该向“TO_MCU”拨，这样可不影响FPGA的工作!注2：GW48-EK系统上的用户单片机89C51的各引脚是独立的（时钟已接12MHz），没有和其他任何电路相连，实验时必须使用连接线连接，例如，若希望89C51通过实验板右侧的RS232口与PC机进行串行通信，必须将此单片机旁的40针座（此座上每一脚恰好与89C51的对应脚相接）上的P30、P31分别与右侧的TX30、RX30相接。（17） RS-232串行通讯接口：此接口电路是为FPGA与PC通讯和SOPC调试准备的。或使PC机、单片机、FPGA/CPLD三者实现双向通信。对于GW48-EK系统，其通信端口是与中间的双排插座上的TX30、RX31相连的。详细连接方式参考附图11（对GW48-GK/PK2主系统），或附图13（对GW48-CK主系统）。（18）“AOUT” D/A转换 ：利用此电路模块（实验板左下侧），可以完成FPGA/CPLD目标芯片与D/A转换器的接口实验或相应的开发。它们之间的连接方式可参阅附图7（实验电路结构 NO.5）：D/A的模拟信号的输出接口是“AOUT”，