硬件设计要点和原理图检查要点.docx

硬件设计要点和原理图检查要点硬件设计要点和原理图检查要点目录1目的及意义(2)2原理图设计要点(2)3原理图检查要点(6)4PCB检查要点(9)1目的及意义本文主要目的有如下几点：1.阐述硬件原理图设计时一些重要的要点，这些要点是以前设计经历的总结。根据这些原则设计原理图，能够使设计更规范，更正确。2.规范原理图Review时一些关键的检查点，根据这些检查点，能够避免一些低级的错误，从最大程度上保证工程师的设计初衷是和所画出来的原理图是完全一致的。3.规范PCBReview时一些关键的检查点，能够从最大程度避免工程师在PCB上所犯的低级失误。下面符号表示的意义：表明必需要遵循的要求表明强烈推荐的要求表明建议的要求工程师能够确认此个检查项确认检查项不能被知足2原理图设计要点1)芯片的外围电路设计尽量使用参考设计，以及芯片的硬件设计指南2)尽量拷贝别人已经历证过的原理图3)时钟以及高速信号要有正确的端接方式，要求不高的可采用源端串联方式4)时钟信号尽量采用点对点连接方式5)高速并行总线的时钟应该从同一片芯片发出6)在PCB空间足够的情况下，每个电源PIN上都保证有一个去耦电容.并且靠近电源PIN7)尽量使用oscillators而不是crystals.8)对于时钟分发芯片,使用带有PLL功能的Distribution提高时钟性能.9)选择适当的电容耐压值，对于一般钽电容应该按2X标准选择10)按钮信号应该有去抖功能11)接口器件能否有ESD保护功能.12)对于载板/子板/背板的接口信号,逐个检查接口信号能否一致.13)单板的功耗/散热必须知足实际工作环境14)在一样功能的情况下，选用接口尽量简单，元器件管脚数尽量少的元器件15)运用仿真工具，确定高速信号正确的端接方式16)在无特殊的情况下，尽量选用标准的电源模块，电源的输出能力要到达负载峰值电流的20%以上17)对于有几种电源供电的IC，必须注意上电顺序问题18)没有十分需要，请使用已验证过的元器件.19)高速串行总线的时钟源必须选用所要求的时钟精度/Jitter20)对于PCI信号，严格遵循上/下拉原则：下面信号无需上下拉：AD0:31，CBE0:3#，IDSEL，PAR下面信号必需上拉4.7K：AD32:63，FRAME#,TRDY#,IRDY#,DEVSEL#,STOP#,SERR#,PERR#,LOCK#,INTA#,INTB#,INTC#,INTD#,REQ64#,ACK64#，CBE4:7#，另外还有仲裁器的REG#/GNT#信号21)对于CompactPCI单板，背板CPCI接口应遵循如下原则：总线串阻原则i.所有总线型的PCI信号都应该串有10欧姆的电阻,这些信号有:AD0-AD31,C/BE0#-C/BE3#,PAR,FRAME#,IRDY#,TRDY#,STOP#,LOCK#,IDSEL,DEVSEL#,PERR#,SERR#,RST#.ii.假如下面信号被使用,也需要串接10欧姆的电阻:INTA#,INTB#,INTC#,INTD#,SB0#,SDONE,AD32-AD63,C/BE4#-C/BE7#,REQ64#,ACK64#,PAR64.iii.下面是点到点信号不需要串接10欧姆的电阻:CLK,REQ#,GNT#,TDI,TDO,TCK,TMS,TRST#,BD_SEL#,HEALTHY#总线预充电原则,如无括号内注明默认的上拉电阻值都为10K:iv.预充电偏差电压为VP(1V左右的预充电电压)的信号为:所有总线型信号原则上都预充电到VP,其中有:AD0-AD31,C/BE0#-C/BE3#,PAR,FRAME#,IRDY#,TRDY#,STOP#,LOCK#,IDSEL,DEVSEL#,PERR#,SERR#v.预充电偏差电压是VIO(由于是长针也算是前级电源)的信号为:PCI_RST#,ENUM#,INTA#,INTB#,INTC#,INTD#,REQ#,GNT#(上拉电阻100K),BD_SEL#(上拉电阻1.2K),M66EN,PCIXCAPvi.特例：HEALTHY#不需要预充电电压,但由于其开集电极输出特性,所以上拉到VIO(2K)，PCI_CLK能够接到VP,可以以接到VIO,一般还是接到VP22)I2C/SMBus必需要有上拉电阻23)对于不用的具有输入特性的PIN，应接到无效电平。高有效，使用下拉；低有效则上拉。24)配置引脚或不可确定的引脚，应该同时接上下拉，在调试时做取舍25)对于配置引脚，在上电复位时，确定没有任何驱动源驱动26)原理图符号和对应元器件管脚要逐一对应，对于管脚数目比拟多的元器件，能够分在几个Parts中实现，同种功能的引脚，尽量安排在一起。27)单板电源入口必需要有过流保护能力28)非常严格的高速系统同步时钟，能够考虑使用相位可调的锁相环芯片。29)复杂接口逻辑转换，最好使用CPLD来实现30)有LED能显示单板工作情况，如正常上电，工作状态，链路状态等31)板子需要有硬件ID，版本号的支持，实现方法能够有硬连线，寄存器/ROM方式等32)IC的Value推荐使用IC的Partnumber33)高速多路时钟分发芯片的电源引脚不仅需要去耦电容，而且需要有磁珠串联34)对于不用贴片的元器件,在原理图中表述清楚。能够在Value/Reference中表示35)对关键信号,预留TP测试点,以便以后调试使用.36)不用的CPLD引脚最好增加TP,以方便调试.37)最好留有若干个TPGND,调试时以便接探头.38)在原理图中参加必要的注释39)原理图画上电路框架图，及时更新框架图,框架图与实际电路一致40)仔细阅读所有芯片的Errata，Errata有可能影响整个设计的成败41)注意元器件能否停产42)除非在十分情况下，不选用还处在工程样品阶段的IC设计产品43)对于通用元器件，尽量选用具有二个供给商以上的器件44)尽量保证所选器件能最大限度降低成本3原理图检查要点1)时钟及高速信号能否有正确的端接方式2)时钟信号能否采用点到点的连接方式3)高速并行总线的时钟能否从同一片芯片发出4)每一个IC电源引脚能否都有一个去耦电容5)每一个电容的耐压值能否足够6)电感，电阻的额定功率能否到达要求7)按纽信号能否有去抖功能8)接口器件能否有ESD保护能力9)能否仔细确认载板/子板/背板的接口信号，保证逐一对应10)单板的功耗/散热能否知足实际工作环境11)能否运用仿真工具，确定高速信号正确的端接方式12)电源尽量选择标准电源模块13)单板上电顺序能否能够保证14)所采用的各时钟源精度能否到达了IC的要求15)PCI信号能否被正确的上下拉16)CPCI信号能否根据标准进行正确的端接17)I2C/SMBus能否有上拉电阻18)所有输入特性的引脚，能否已经被拉到正确的电平一般是无效电平19)可配置引脚或不可确定引脚，能否同时接了上下拉电阻20)可配置引脚在上电复位时，能否被其它驱动源驱动21)引脚数目比拟多的元器件，能否分开在多个Parts中实现22)一样功能的引脚能否安排在一起23)单板电源入口能否有过流保护能力24)很难确定的高速总线时钟，能否用了相位可调的锁相环芯片25)复杂接口逻辑转换，能否用CPLD来实现26)CPLD/FPGA的资源能否适宜27)能否有LED显示单板正常工作情况正常上电LED工作状态LED链路状态LEDATCA/CPCI/UTSTAR标准LED28)IC的Value值能否使用IC的Partnumber29)多路时钟分发芯片的电源引脚能否有去耦电容及串联磁珠30)对于不用贴片的元器件，能否能在Value或Reference中明确反响31)关键信号能否有足够的预测点，如电源，时钟，关键总线等32)TPGND能否足够33)在原理图必要部分能否有必要的注释34)原理图首面的框架图能否正确反响了原理图内容35)能否有停产的元器件36)设计中能否用到了工程样片37)所选的元器件能否最大限度地降低了最终产品的成本38)能否仔细阅读芯片的Errata确认当前设计，十分对于新器件39)对于不用的PIN，都要标上NC标记，便于EDA工具自动检查40)原理图符号中能否所有的PIN数目都和Datasheet逐一对应41)原理图符号中能否所有PIN的输入/输出属性都和Datasheet逐一对应42)原理图的版本号/AgileNumber能否已经正确标出.43)设计的Feature能否到达了SRS的要求44)在层次式设计中，低层原理图端口和高层设计中的端口能否逐一对应45)板内单向总线互连能否已经穿插46)电源信号能否知足设计要求精度能否知足所有的元器件的要求输出电流能力能否超过负载峰值电流20%对于动态范围比拟大的芯片，电源能否有足够的动态响应能力电源的去耦/储能电容能否足够大4PCB检查要点1)在PCB文件上检查器件的封装机械尺寸能否正确2)元器件封装库的引脚顺序能否和Datasheet中Package描绘完全一致3)有极性的分立元器件，仔细检查原理图和PCB库引脚能否逐一对应4)在PCB文件上检查SMT器件焊盘大小能否适宜5)通孔的器件，焊盘过孔直径能否适宜6)压接的器件，压接孔能否完成按厂家提供的数据设计7)机械工程师检查机械尺寸,关键器件布局能否正确.8)检查元器件布局能否合理9)检查板厚度能否正确.10)单板能否符合工厂DFM要求11)单板能否符合DFT要求12)确认PCB能否需要工艺边13)电源布线能否知足设计要求.电源信号最窄处，能否能知足电流要求电源信号换层处，能否有足够过孔保证电流要求电源层分割能否合理14)长距离的异组并行信号能否知足3W原则15)串行端接的电阻，电阻能否靠近源端16)单线阻抗及差分阻抗能否符合要求17)电源引脚的去耦电容离引脚尽量近.18)GND的测试点尽量分布到各处和关键信号近,以便调试时用19)能否隔离模拟信号和数字信号以及模拟地和数字地.20)单板的散热能否能到达要求21)单板的散热片能否可靠的固定，并对周围的元器件没有影响22)高速并行数字总线，能否能知足时序的要求，能否按参考设计布线23)高速串行总线，能否知足长度匹配要求24)相邻层是能否有长距离并行走线25)以太网能否符合元器件放置及布线的要求26)高压48V以上的电源信号，能否留有足够的隔离Creepage距离27)单板的机框地和逻辑地需要隔离28)公司LOGO/AgileNumber/版本号能否正确29)跳线，拔码开关等可设置的地方，要有明确的文字丝印加以讲明30)不要写本人的名字在PCB板上31)布线完成率能否到达100%32)确认每一个DRC