(工艺技术)集成电路的基本制造工艺.docx

(工艺技术)集成电路的基本制造工艺第1章集成电路的基本制造工艺1.6一般TTL集成电路与集成运算放大器电路在选择外延层电阻率上有何区别?为何?答：集成运算放大器电路的外延层电阻率比一般TTL集成电路的外延层电阻率高。第2章集成电路中的晶体管及其寄生效应复习思考题2.2利用截锥体电阻公式，计算TTL“与非门输出管的CSr，其图形如图题2.2所示。提示：先求截锥体的高度upBLepimcjcepiTxxTT-=然后利用公式：baabWLTrc-?=/ln1，212?=-BLCEBLSCWLRrbaabWLTrc-?=/ln3321CCCCSrrrr+=注意：在计算W、L时,应考虑横向扩散。2.3伴随一个横向PNP器件产生两个寄生的PNP晶体管，试问当横向PNP器件在4种可能的偏置情况下，哪一种偏置会使得寄生晶体管的影响最大?答：当横向PNP管处于饱和状态时，会使得寄生晶体管的影响最大。2.8试设计一个单基极、单发射极和单集电极的输出晶体管，要求其在20mA的电流负载下，OLV0.4V，请在坐标纸上放大500倍画出其版图。给出设计条件如下：答：解题思路由0I、求有效发射区周长EeffL；由设计条件画图先画发射区引线孔；由孔四边各距AD画出发射区扩散孔；由AD先画出基区扩散孔的三边；由BED-画出基区引线孔；由AD画出基区扩散孔的另一边；由AD先画出外延岛的三边；由CBD-画出集电极接触孔；由AD画出外延岛的另一边；由Id画出隔离槽的四周；验证所画晶体管的CSr能否知足VVOL4.0的条件，若不知足，则要对所作的图进行修正，直至知足VVOL4.0的条件。CSCOLrIVV00ES+=及己知VVC05.00ES=第3章集成电路中的无源元件复习思考题3.3设计一个4k的基区扩散电阻及其版图。试求：(1)可取的电阻最小线宽minRW=?你取多少?答：12m(2)粗估一下电阻长度，根据隔离框面积该电阻至少要几个弯头?答：一个弯头第4章晶体管晶体管逻辑(TTL)电路复习思考题4.4某个TTL与非门的输出低电平测试结果为OLV=1V。试问这个器件合格吗?上机使用时有什么问题?答：不合格。4.5试分析图题4.5所示STTL电路在导通态和截止态时各节点的电压和电流，假定各管的=20,BEFV和一般NPN管一样，BCFV=0.55V,CESV=0.40.5V,1CESV=0.10.2V。答：1导通态输出为低电平VVB1.21=，VVB55.12=，VVB2.13=，VVB5.04=，VVB8.05=，mAIIBR1.211=，mAIICR9.422=，mAIIIRER25.0534mAIB012.03=，04BI，mAIB4.35=，mAIIRBB2.066=mAIE72=，mAIIRCC2.366=，mAICCL2.7=2截止态输出为高电平VVB1.11=，VVB5.02=，VVB95.41=，VVB2.44=mAIIBR79.211=，mAIR1.24=，0652=BBBIII，4BI与0I有关4421BRRRCCHIIIII+=4.7要求图题4.7所示电路在低电平输出时带动20个同类门，试计算输出管5Q的集电极串联电阻的最大值5CSr,max是多少?答：244.8试分析图题4.8所示两种电路在逻辑功能上的差异及产生差异的原因，并写出F，F的逻辑表达式。答：BCAF+=,''''CBAF=4.9写出图题4.9所示电路的输入与输出的逻辑关系。答：DEABC?4.11写出图题4.11所示电路的Q与A，B的逻辑关系，并讲明为何输出级一定要用有源泄放电路。答：BAQ=第5章发射极耦合逻辑(ECL)电路不做习题第6章集成注入逻辑(LI2)电路不做习题第7章MOS反相器复习思考题7.1已知一自举反相器如图题7.1所示，其负载管的W/L=2，设其他参数为TV=0.7V,DDV=5V,25/101VAk-?=，忽略衬底偏置效应。(1)当DDIHVV=时，欲使OLV=0.3V，驱动管应取何尺寸?答：?=9LW7.2有一E/DNMOS反相器，若TEV=2V,TDV=-2V,R=25,DDV=5V。(1)求此反相器的逻辑电平是多少?答：OLV)(22TEDDRTDVVV-第8章MOS基本逻辑单元复习思考题8.2图题8.2为一E/DNMOS电路。(1)试问此电路可实现何种逻辑运算?答：BA(2)设VVDD5=,VVTD3-=,VVTE1=，输入高电平为DDIHVV=，输入低电平为VVIL0=。求各种输入情况下电路的直流工作状态、各结点电位、各支路电流及直流功耗。答：设端VVVILB0=，而A端又分两种情况：此页面能否是列表页或首页？未找到适宜正文内容。