EDA试卷及答案很好的EDA技术复习资料.doc

Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-dateEDA试卷及答案很好的EDA技术复习资料EDA技术与VHDL语言试题 EDA试卷一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入_综合适配_编程下载硬件测试。A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_。A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_是错误的。A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_实现其逻辑功能。A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_。A. 器件外部特性B. 器件的内部功能 C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中_不属于面积优化。A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是_。A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现_。A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10. 状态机编码方式中，其中_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。A. 一位热码编码B. 顺序编码C. 状态位直接输出型编码D. 格雷码编码二、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE._.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF _ ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) _IF _ THEN- 边沿检测IF Q1 > 10 THENQ1 <= (OTHERS => '0');- 置零ELSEQ1 <= Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;_END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : _ STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: _ STD_LOGIC_VECTOR(_ DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when sel = '1' _ _;END bhv;三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13TMP <= A;- 14END IF;- 15END PROCESS;- 16OUTLED : PROCESS(TMP)- 17BEGIN- 18CASE TMP IS- 19 WHEN "0000" => LED7S <= "0111111"- 20 WHEN "0001" => LED7S <= "0000110"- 21 WHEN "0010" => LED7S <= "1011011"- 22 WHEN "0011" => LED7S <= "1001111"- 23 WHEN "0100" => LED7S <= "1100110"- 24 WHEN "0101" => LED7S <= "1101101"- 25 WHEN "0110" => LED7S <= "1111101"- 26 WHEN "0111" => LED7S <= "0000111"- 27 WHEN "1000" => LED7S <= "1111111"- 28 WHEN "1001" => LED7S <= "1101111"- 29END CASE;- 30END PROCESS;- 31END one;- 321. 在程序中存在两处错误，试指出，并说明理由：2. 修改相应行的程序：错误1行号： 程序改为：错误2行号： 程序改为：四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc <= NOT(a NAND b);d <= (a OR b)AND(a NAND b);END ARCHITECTURE fh1;五、请按题中要求写出相应VHDL程序1. 带计数使能的异步复位计数器输入端口：clk时钟信号rst异步复位信号en计数使能load同步装载data（装载）数据输入，位宽为10输出端口：q计数输出，位宽为102. 看下面原理图，写出相应VHDL描述六、综合题下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为1时允许写入数据。试分别回答问题下面列出了AD574的控制方式和控制时序图AD574逻辑控制真值表（X表示任意）CECSRCK12_8A0工 作 状 态0XXXX禁止X1XXX禁止100X0启动12位转换100X1启动8位转换1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效AD574工作时序：1. 要求AD574工作在12位转换模式，K12_8、A0在control中如何设置2. 试画出control的状态机的状态图3. 对地址计数器模块进行VHDL描述输入端口：clkinc 计数脉冲 cntclr计数器情零输出端口：rdaddrRAM读出地址，位宽10位4. 根据状态图，试对control进行VHDL描述5. 已知adram的端口描述如下ENTITY adram ISPORT(data: IN STD_LOGIC_VECTOR (11 DOWNTO 0); - 写入数据wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 写入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 读地址wren: IN STD_LOGIC := '1' - 写使能q: OUT STD_LOGIC_VECTOR (11 DOWNTO 0) - 读出数据);END adram;试用例化语句，对整个FPGA采集控制模块进行VHDL描述 EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入_A_综合适配_B_编程下载硬件测试。P14A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_A_。P25A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过_A_实现其逻辑功能。P42A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_B_。P274A. 器件外部特性B. 器件的内部功能 C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中_A_不属于面积优化。P238A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是_B_。P134A. 立即完成B. 在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现_A_。P147A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10. 状态机编码方式中，其中_A_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221A. 一位热码编码B. 顺序编码C. 状态位直接输出型编码D. 格雷码编码二、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) BEGINIF CLK'EVENT AND CLK = '1' THEN- 边沿检测IF Q1 > 10 THENQ1 <= (OTHERS => '0');- 置零ELSEQ1 <= Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q <= Q1;END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when sel = '1' ELSE B;END bhv;三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOGIC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13TMP <= A;- 14END IF;- 15END PROCESS;- 16OUTLED : PROCESS(TMP)- 17BEGIN- 18CASE TMP IS- 19 WHEN "0000" => LED7S <= "0111111"- 20 WHEN "0001" => LED7S <= "0000110"- 21 WHEN "0010" => LED7S <= "1011011"- 22 WHEN "0011" => LED7S <= "1001111"- 23 WHEN "0100" => LED7S <= "1100110"- 24 WHEN "0101" => LED7S <= "1101101"- 25 WHEN "0110" => LED7S <= "1111101"- 26 WHEN "0111" => LED7S <= "0000111"- 27 WHEN "1000" => LED7S <= "1111111"- 28 WHEN "1001" => LED7S <= "1101111"- 29END CASE;- 30END PROCESS;- 31END one;- 321. 在程序中存在两处错误，试指出，并说明理由：第14行 TMP附值错误第29与30行之间，缺少WHEN OTHERS语句2. 修改相应行的程序：错误1行号： 9 程序改为： TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);错误2行号： 29 程序改为：该语句后添加 WHEN OTHERS => LED7S <= "0000000"四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc <= NOT(a NAND b);d <= (a OR b)AND(a NAND b);END ARCHITECTURE fh1;五、请按题中要求写出相应VHDL程序1. 带计数使能的异步复位计数器输入端口：clk时钟信号rst异步复位信号en计数使能load同步装载data（装载）数据输入，位宽为10输出端口：q计数输出，位宽为10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT1024 ISPORT (CLK, RST, EN, LOAD: IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) );END CNT1024;ARCHITECTURE ONE OF CNT1024 ISBEGINPROCESS (CLK, RST, EN, LOAD, DATA)VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0);BEGINIF RST = '1' THENQ1 := (OTHERS => '0');ELSIF CLK = '1' AND CLK'EVENT THENIF LOAD = '1' THEN Q1 := DATA;ELSEIF EN = '1' THENQ1 := Q1 + 1;END IF;END IF; END IF;Q <= Q1;END PROCESS;END ONE;2. 看下面原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE ISPORT (E, A : IN STD_LOGIC;Y : INOUT STD_LOGIC;B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_STATE ISBEGINPROCESS (E, A, Y)BEGINIF E = '0' THENB <= Y;Y <= 'Z'ELSEB <= 'Z'Y <= A;END IF;END PROCESS;END BEHAV;六、综合题下图是一个A/D采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control）、地址计数器（addrcnt）、内嵌双口RAM（adram）。控制器（control）是一个状态机，完成AD574的控制，和adram的写入操作。Adram是一个LPM_RAM_DP单元，在wren为1时允许写入数据。试分别回答问题下面列出了AD574的控制方式和控制时序图AD574逻辑控制真值表（X表示任意）CECSRCK12_8A0工 作 状 态0XXXX禁止X1XXX禁止100X0启动12位转换100X1启动8位转换1011X12位并行输出有效10100高8位并行输出有效10101低4位加上尾随4个0有效AD574工作时序：1. 要求AD574工作在12位转换模式，K12_8、A0在control中如何设置K12_8为1，A0为02. 试画出control的状态机的状态图类似书上图8-43. 对地址计数器模块进行VHDL描述输入端口：clkinc 计数脉冲 cntclr计数器清零输出端口：rdaddrRAM读出地址，位宽10位library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity addr_cnt isport (clkinc, cntclr : in std_logic;wraddr : out std_logic_vector (9 downto 0) );end addr_cnt;architecture one of addr_cnt issignal tmp : std_logic_vector (9 downto 0);beginprocess (clkinc, cntclr)beginif clkinc'event and clkinc = '1' thenif cntclr = '1' thentmp <= (others => '0');elsetmp <= tmp + 1;end if;end if;end process;wraddr <= tmp;end one;4. 根据状态图，试对control进行VHDL描述library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control isport (addata : in std_logic_vector (11 downto 0);status, clk : in std_logic;cs, ce, a0, rc, k12_8, clkinc : out std_logic;rddata : out std_logic_vector (11 downto 0) );end control;architecture behav of control istype con_st is (s0, s1, s2, s3, s4);signal cst, nst : con_st;signal lock : std_logic;signal reg12 : std_logic_vector (11 downto 0);begina0 <= '0'k12_8 <= '1'ce <= '1'cs <= '0'REGP : process (clk)beginif clk'event and clk = '1' thencst <= nst;end if;end process;COMP : process (cst, status, addata)begincase (cst) iswhen s0 => rc <= '1' lock <= '0' nst <= s1;when s1 => rc <= '0' lock <= '0' nst <= s2;when s2 => if status = '1' then nst <= s3; end if;rc <= '1' lock <= '0'when s3 => rc <= '1' lock <= '1' nst <= s4;when s4 => rc <= '1' lock <= '0' nst <= s0;when others => nst <= s0;end case;end process;LOCKP : process (lock)beginif lock = '1' and lock'event thenreg12 <= addata;end if;end process;rddata <= reg12;clkinc <= lock; -(或者为NOT LOCK，延后半个时钟)end behav;5. 已知adram的端口描述如下ENTITY adram ISPORT(data: IN STD_LOGIC_VECTOR (11 DOWNTO 0); - 写入数据wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 写入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 读地址wren: IN STD_LOGIC := '1' - 写使能q: OUT STD_LOGIC_VECTOR (11 DOWNTO 0) - 读出数据);END adram;试用例化语句，对整个FPGA采集控制模块进行VHDL描述library ieee;use ieee.std_logic_1164.all;entity daco isport (clk, cntclr, status : in std_logic;addata : in std_logic_vector (11 downto 0);rdaddr : in std_logic_vector (9 downto 0);cs, ce, a0, rc, k12_8 : out std_logic;rddata : out std_logic_vector (11 downto 0) );end daco;architecture one of daco iscomponent control isport (addata : in std_logic_vector (11 downto 0);status, clk : in std_logic;cs, ce, a0, rc, k12_8, clkinc : out std_logic;rddata : out std_logic_vector (11 downto 0) );end component;component addr_cnt isport (clkinc, cntclr : in std_logic;wraddr : out std_logic_vector (9 downto 0) );end component;component adram ISPORT(data: IN STD_LOGIC_VECTOR (11 DOWNTO 0); - 写入数据wraddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 写入地址rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0); - 读地址wren: IN STD_LOGIC := '1' - 写使能q: OUT STD_LOGIC_VECTOR (11 DOWNTO 0) - 读出数据);END component;signal rds : std_logic_vector (11 downto 0);signal clkinc : std_logic;signal wraddr : std_logic_vector (9 downto 0);beginu1 : controlport map (addata => addata, status => status,clk => clk, cs => cs, ce => ce, a0 => a0, rc => rc,k12_8 => k12_8, clkinc => clkinc, rddata => rds);u2 : addr_cntport map (clkinc => clkinc, cntclr => cntclr, wraddr => wraddr);u3 : adramport map (data => rds, wraddress => wraddr,rdaddress => rdaddr, wren => '1', q => rddata);end one;-