计算机组成原理知识点总结6.docx

精品名师归纳总结一运算机硬件系统组成的基本概念1.要求考生懂得运算机系统的层次结构第一级微程序机器级（微指令系统）：微指令由硬件直接执行其次级传统机器级（机器语言）：它用微程序说明机器指令系统第三级操作系统级：用机器语言程序说明作业掌握语句第四级汇编语言机器级：用汇编程序翻译成机器语言程序第五级高级语言机器级：用汇编程序翻译成汇编程序或直接翻译成机器语言2.要求考生把握运算机硬件系统的组成1.CPU： CPU 的主要功能室读取并执行指令，在执行指令过程中，它向系统中各个部件发出掌握信息，收集各部件的状态信息，与各部件交换数据信息。CPU 由运算部件，寄存器组，掌握器组成。2.储备器：储备器用来储备信息，包括程序、数据、文档。分为主存（内存） 、外存、高速缓存（Cache）三级储备器。3.输入 / 输出设备4.总线：总线是一组能为多个不见分时共享的信息传送线。系统总线可分为的址总线、数据总线、掌握总线。5.接口：为了将标准的系统总线与各具特色的I/O 设备连接起来，需要在总线与I/O 设备之间设置一些部件，它们具有缓冲，转换，连接等功能，这些部件称为I/O 接口。3.冯诺依曼机的要素冯诺依曼体制的主要思想包括：1.采纳二进制代码形式表示信息（数据和指令）。2.采纳储备程序的工作方式（诺依曼思想核心概念）。3.运算机硬件系统由五大部件（储备器、运算器、掌握器，输入设备和输出设备）组成。 传统的诺依曼机采纳串行处理的工作机制，即逐条执行指令序列。要想提高运算机的性能，其根本方向之一是采纳并行处理机制。4.储备程序的工作原理储备程序包含三点：事先编制程序，先储备程序，自动、连续的执行程序。1.依据求解问题事先编制程序2.事先将程序存入运算机中3.运算机自纵、连续的执行程序5.要求考生明白信息的数字化表示所需的主要步骤及优点1.在物理上简洁实现信息的表示与储备2.考干扰才能强，牢靠性高3.数值的表示范畴大，表示精度高4.可表示的信息类型极广5.能用数字规律技术进行信息处理6.要求考生明白运算机系统的主要性能指标1.基本字长：指参与一次定点运算的操作数的位数。基本字长影响运算精度，硬件成本，甚至指令系统的功能。可编辑资料 - - - 欢迎下载精品名师归纳总结2.运算速度：1.CPU 主频与时钟频率：CPU主频是运算机震汤器输出的脉冲序列的频率。两个相邻的脉冲之间的间隔时间即是一个时钟周期2). 吞吐量：信息流入，处理和流出系统的速率。主要取决于主存的存取周期3). 响应时间：从提交到该作业得到CPU.响应所经受的时间。响应时间越短，吞吐量越大4.CPI ：执行一条指令所需要的时钟周期数IPS：每秒平均执行的指令条数MIPS：每秒执 行百万条指令条数5.FLPOS：每秒执行的浮点运算次数MFLOPS：每秒执行百万次浮点运算3.数据通路宽度与数据传输率：指数据总线一次能并行传送的数据位数数据传输率：数据总线每秒传送的数据量，也称数据总线的带宽数据传输率= 总线数据通路带宽× 总线时钟频率/8 （ Bps）二运算机中的信息表示1.要求考生娴熟把握进位计数制、机器数（原码、补码、移码）以及定点和浮点数表示方法2.要求考生把握指令格式及可扩展操作码指令系统的设计方法指令中基本信息分两部分：操作码和的址码依据的址结构可分为：三的址指令、二的址指令、一的址指令、零的址指令3.要求考生娴熟把握常见的寻址方式并能够正确的运算操作数的址、把握外设端口编制方式（单独编制、统一编制）常见的寻址方式：立刻寻址，直接寻址，间接寻址，变址类1.立刻寻址：2.直接寻址：助记符A，两点不足3.寄存器寻址：也是一种直接寻址，两个优点4.间接寻址：助记符5.寄存器间接寻址：助记符R0，两个显著的优点1自增型寄存器间址：R+2自减型寄存器间址：-R6.变址寻址7.基址寻址8.基址加变址方式外围设备单独编址：为各I/O 接口中的有关寄存器安排一种I/O 端口的址，即编址到寄存器 一级。各台设备有自己的接口，一个接口可以占有如干个I/O 端口的址，各接口所占有的端 口的址数目可以不同。系统软件对各端口的址进行安排。在常见的微型运算机中通过的址总 线低 8 位或低 16 位供应 I/O 端口的址，最多可有256 种或 64K 种编址，对于一般微机系统足够。 只要送出某个端口的址，就能知道选中了拿一个接口中的哪一个寄存器，也就知道了选中了哪一台设备。外围设备与主存统一编址： 即将 I/O 接口中的有关寄存器与主储备器的各单元统一编址， 为它们安排统一的总线的址。将寻址空间分为两部分，大部分为主存，小部分留给 I/O 接口寄存器。4.要求考生明白常见指令类型，懂得RISC和 CISC两种指令集的各自特点指令类型：1.按格式分：双操作数指令，单操作数指令，零操作数指令2.按操作数寻址方式：如IBM370 将指令系统分为RR 型， RX型号可编辑资料 - - - 欢迎下载精品名师归纳总结3.按指令功能分：数据传送类指令，算/ 逻运算类指令、程序掌握类指令，I/O 指令CISC：复杂指令集运算机Complex 复杂的（多、大、不固定联系到一起）RISC：精简指令集运算机（留意：寄存器多）RISC主要特点：1.简化的指令系统。指令条数较少，寻址方式比较简洁，且采纳定长指令字。2.以寄存器 -寄存器方式工作。除了LOAD/STORE指令拜访内存外，其他指令只拜访寄存器， 以缩短指令长度、提高指令译码和执行速度。3.采纳流水工作方式，绝大多数指令为单周期指令4.采纳组合规律掌握器，不用或少用微程控5.采纳软件手段优化编译技术，生成优化的机器指令代码随着技术的进步，RISC和 CISC技术也在相互吸取特长，比如CISC中也采纳了流水线，技术的融合带来了运算机系统性能的提升CISC主要特点（对应RISC背诵）：1.指令系统复杂巨大，指令数目一般多大200300 条2.指令长度不固定，指令格式种类多，寻址方式种类多3.可以访存的指令不受限制4.由于 80%的程序使用其20%的指令，由于CISC个指令使用频率差距太大5.各种指令执行时间相差很大，大多数指令需要多个周期完成6.掌握器大多数采纳微程序掌握7.难以用优化编译生成高效目标代码程序三 CPU子系统1.要求考生娴熟把握定点数的思就运算方法 （原码一位乘，补码一位乘，原码加减交替除法， 补码加减交替除法）的算法、运算规章、把握溢出的判定方法。2.要求考生懂得浮点数四就运算流程并能够正的确现运算，把握浮点数对阶及规格化的含义。3.要求考生懂得 CPU 的规律组成及 CPU 内部的数据通路结构，明白同步掌握和异步掌握的含义及应用场合。1. CPU 通常包含运算部件，寄存器组，微命令产生部件，时序系统等主要部件，由CPU 内部总线将他们连接起来，实现他们之间的信息交换。2. CPU内部数据通路：1单组内总线，分立寄存器结构：在内部结构比较简洁的CPU 中，只设置一组单向数据传送总线，用来实现CPU 内的 ALU 部件到各个寄存器的数据传输。分立寄存器中的个寄存器都有自己的独立输入/ 输出端口。各寄存器能从内总线接收数据，但是不能向上发送数据，而是通过多路挑选器与ALU 相连。特点是：数据传送的掌握变得比较简洁、集中。缺点是： 分立寄存器所需元器件和连接线多， 不利于集成度提高。2单组内总线、集成寄存器结构：为提高寄存器的集成度，采纳小型半导体告知随机储备器实现寄存器组，一个储备单元相当于一个寄存器，储备单元的位数即寄存器的字长。CPU 内部采纳双向数据总线连接ALU 与寄存器组， 寄存器组通过暂存器与ALU 输入端相连。 ALU 与寄存器间、 寄存器和寄存器间的 数据传输都可以在这组内总线上进行，简化了内部数据通路结构。3多组内总线结构：在高性能CPU 内部，往往设置多组内总线，如程序总线、的址总线、数据总线等，在指令可编辑资料 - - - 欢迎下载精品名师归纳总结队列、掌握储备器、多运算部件、的址运算部件、片内指令及数据Cache 等各类部件之间建立高速物理连接，传送指令、的址和信息。3.同步掌握方式：所谓同步掌握方式，就是系统由一个统一的时钟，全部的掌握信号均来自这个统一的时钟信号。依据指令周期、 CPU 周期和节拍周期的长度固定与否，同步掌握方式又可以分为以下三种：1). 指令周期全部的指令执行时间都相等。如指令的繁简差异较大，就规定统一的指令周期，无疑会造成太多的时间铺张，因此定长指令周期很少被采纳2). 定长 CPU周期各 CPU周期都相等， 一般都等于内存的存取周期，而指令周期不固定，等于整数个CPU周期。3). 变长 CPU周期，定长时钟周期指令周期的长度不固定，而且CPU 的周期也不固定，含有时钟周期数依据需要而定，与内存存取周期没有固定关系。这种方式依据指令的详细要求和执行步骤，确定支配哪几个CPU周期以及每个CPU 周期中支配多少个时钟周期，不会造成时间铺张，但时序系统的掌握比较复杂，要依据不怜悯形确定每个CPU周期的时钟周期数。CPU 内部操作均采纳同步掌握，其缘由是同一芯片的材料相同，工作速度相同， 片内传输线短，又有共同的脉冲源，采纳同步掌握是理所当然的。主要特点：时钟周期作为基本的时序单位，一旦确定，便固定不变。优点：时序关系简洁，时序划分规整，掌握部复杂，掌握部件在结构上易于集中，设计便利。主要在 CPU内部，其他部件（如主存，外设）内部广泛采纳同步掌握方式。在系统总线上， 假如各个部件，设备之间的传送距离不太长，工作速率的差异不太大，或者传送所需时间比较固定，也广泛采纳同步掌握方式。 4.异步掌握方式异步掌握方式中没有统一的时钟信号，各部件按自身固有的速度工作，通过应答方式进行联络，比同步掌握复杂。CPU 内部采纳同步方式，CPU与内存和I/O 设备之间的操作采纳异步方式，这就带来了一个同步方式和异步方式如何过度、如何连接的问题。解决的方法是采纳这两者这种的方案，即联合掌握方式。主要特点：在异步掌握所涉及的操作范畴内，没有统一的之中周期划分和同步定时脉冲。 优点：时间支配紧凑、合理，能按不同部件、不同设备的实际需要安排时间，其缺点是掌握比较复杂。很少用于CPU内部，用他来掌握某些场合下的系统总线操作。4.要求考生把握指令执行的流程（寄存器传输级微操作序列），明白微操作时间表（微命令序列）5.要求考生懂得组合规律掌握器的基本思想、规律组成、优缺点。组合规律掌握器又称为硬联线掌握器，是早期运算机的一种设计方法。它将掌握部件看做产生特的固定时序掌握信号的规律电路，以使用最少的元件和取得最高操作速度作为设计目标。 每个微命令的产生都需要规律条件和时间条件，将条件作为输入，微命令作为输出，它们之间的关系用规律表达式来表示，用组合规律电路实现。每组微命令需要一组规律电路，全机全部微命令所需的规律电路就构成了微命令发生器。执行指令时， 由组合规律电路 （微命令发生器） 在相应时间发出所需的微命令，掌握有关操作。 这种产生微命令的方式就是组合逻 辑掌握方式。 形成规律电路前，一般仍使规律表达式尽可能简洁，削减微命令发生器所用元 器件数和规律门的级数，提高产生微命令的速度。在掌握器制造完成后，这些规律电路间的可编辑资料 - - - 欢迎下载精品名师归纳总结连接关系就固定下来，不易改动，因而组合规律掌握器又称为硬联线掌握器缺点：设计不规整，并且不易修改或扩展。6.要求考生懂得微程序掌握器的基本思想、规律组成、优缺点。微程序掌握器的核心内容是将机器指令的操作（从指令到执行）分解为如干更基本的微操作序列， 并将有关的掌握信息（微命令）以微码的形式编成微指令输入掌握储备器中。每条机器指令往往分成几步执行，将每一步操作所需的如干微命令以代码形式编写在一条微指令中， 如干条微指令组成一段微程序，对应一条机器指令。取出微指令就产生微命令，实现机器指令所要求的信息传送与加工。微程序掌握器的核心部件是储备微程序的掌握储备器，一般由只读储备器构成，而EPROM的显现为修改微程序供应了可能。四储备子系统1.要求考生懂得储备子系统的层次结构，能对Cache-主存储备层次和主存 -辅存储备层次的异同点进行比较。1.储备子系统的层次结构为解决储备系统的三个主要的要求 容量、速度及价格之间的冲突，一方面提高工艺水平， 另一方面采纳储备器分层结构。 快速小容量的储备器与慢速大容量的储备器合理的搭配组织， 以供应应用户足够大容量和较快的拜访速度。2. Cache-主存储备层次和主存-辅存储备层次的异同点进行比较。1). 动身点相同：二者都是为了提高储备系统的性能价格比而构造的层次性储备体系，都力图使储备系统的性能接近高级缓存，而价格接近低速储备器。2). 原理相同：都是李永乐程序运行时的局部性原理把最近常用的信息块相对较慢，而大容量的储备器调入相对高速而小容量的储备器。Cache-主存和主存 -辅存这个储备层次有如下四个不同点：1). 目的不同： Cache 主要解决主存与CPU 的速度差异问题。而虚存就性能价格比的提高而言主要是解决储备容量的问题（另外仍包括储备治理、主存安排和储备爱护等方面）2). 数据通路不同：CPU与 Cache 和主存之间均有直接拜访通路，Cache 不命中时可以直接拜访主存。而虚存中，辅存与CPU 之间不存在直接的数据通路，当主存不命中时只能通过调进解决，即把CPU 要用的程序从辅存调进主存。3). 透亮性不同： Cache 的治理完全由硬件完成，对系统程序和应用程序均透亮。而虚存治理由软件（操作系统）和硬件共同完成，对系统程序不透亮，对应于程序透亮（段式和段页式治理队应用程序“半透亮”）。4). 未命中时的缺失不同，由于主存的存取时间是Cache 的存取时间的510 倍，而辅存的存 取时间通常是主存的存取时间的上千倍，故主存未命中时系统的性能缺失要远大于Cache 未命中时的缺失。2.要求考生懂得静态储备器和动态储备器储备信息的原理，明白半导体储备器的分类、 磁表面储备器的储备原理及常用磁记录编码方式。1.半导体储备器的分类：静态储备器和动态储备器。从集成短路类型划分：双极型和MOS 型。1). 静态储备器：静态储备器依靠双稳态触发器的两个稳固状态储存信息。没个双稳态电路可以储备一位二进制代码 0 或 1，一块储备芯片上包含很多个这样的双稳态电路。双稳态电路是有源器件，需要电源才能工作。只要电源正常，就能长期稳固的储存信息，所以称为静态储备器。假如断电，信息将会失去，属于挥发性储备器，或称易失性。可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -2). 动态储备器：动态储备器是依靠电容上的储备电荷暂存信息，储备单元的基本工作方式是：通过MOS 管（称为掌握管）向电容充电或放电，充有电荷状态为1，放电后状态为0.3). 磁表面储备器：磁记录原理： 在塑料或金属盘基上涂敷或镀上一层磁性材料，利用磁性材料在外加磁场消逝后仍具有两个稳固的剩磁状态的原理，用这两个稳固的剩磁状态来表示二进制信息0 或 1，从而记录二进制信息。磁记录编码方式：归零制，不归零-1 制，调相制，调频制，改进型调频制，群码制。3.要求考生把握半导体储备器的规律设计方式、动态储备器的刷新原理、 差错掌握编码（奇偶校验码、海明码、循环冗余码） 。4.要求考生懂得磁盘信息分布和寻址信息、磁盘主要性能指标（速度、容量）。5.要求考生懂得 Cache-主存的址映射方式（直接映射、全相联、组相联），并能够进行的址变换运算。五 I/O 子系统及输入输出设备1.要求考生把握总线定义，明白总线分类及常用总线标准。1.总线是运算机各部件之间进行信息传输的公共信号线，具有分时、共享的特点。2.总线的分类：从功能分类：局部总线和系统总线之分，或者内总线和外总线。按数据传送格式分：并行总线和串行总线。按时序掌握方式分：同步总线和异步总线。3.总线的标准：机械结构规范确定模块尺寸、总线插头、边沿连接器插座等规格及位置。功能规范确定总线每根线（引脚）信号名称和功能，对它们相互作用的协议（如定时关系）进行说明。电气规范规定总线每根线其信号工作室的有效高低电平、动态转换时间、 负载才能、 各电路性能的额定值及最大值。ISA 总线、 EISA 总线、 MCA 总线、 VESA 局部总线 、PCI 总线、 AGP 总线、 USB 总线、 AlphaEV6 总线、 PCI-X 局部总线 、NGIO 总线、 IEEE1394 、Future I/O总线。总线定义：总线是连接多个部件的信息传输线，是各部件共享的传输介质。分类：片内总线、系统总线、通信总线。系统总线定义：系统总线是指CPU 主存、 I/O 设备各大部件之间的信息传输线。分类：数据总线、的址总线、掌握总线。总线标准可视为系统与各模块、模块与模块之间的一个互连的标准界面。ISA 总线、 EISA 总线、PCI 总线、RS-232C总线、IEEE-488 总线（并行通信总线又称GP-IP总线）、USB 总线。2.要求考生把握程序查询、中断、DMA 传送方式的基本概念及各自优缺点和适用场合。1程序查询方式。其特点是主机与I/O 串行工作。 CPU 启动 I/O 后，时刻查询I/O 是否预备好，如设备预备就绪，CPU便转入处理I/O 与主机传送信息的程序。如设备未做好预备，就可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 6 页，共 8 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -CPU 反复查询，“跨步等待” ，直到 I/O 预备就绪为止。这种方式CPU 效率很低。2程序中断方式。其特点是主机与 I/O 并行工作。 CPU 启动 I/O 后，不必时刻查询 I/O 是否预备好，而是连续执行程序。当 I/O 预备就绪时，向 CPU 发出中断恳求信号， CPU 在适当的时候响应 I/O 的中断恳求，暂停现行程序为 I/O 服务。这种方式排除了“跨步”现象，提高了 CPU 的效率。3DMA 方式。 其特点是主机与 I/O 并行工作， 主存与 I/O 之间有一条直接数据通路。 CPU 启动后不必查询 I/O 是否预备好， 当 I/O 预备就绪后发出 DMA 恳求， 此时 CPU 不直接参与 I/O 和主存间的信息交换，只是把外部总线（的址线、 数据线及有关掌握线）的使用权临时训练DMA ， CPU 仍旧可以完成自身内部的操作（如加法、移位等），故不必中断现行程序，秩序暂停一个存取周期访存（即周期挪用），CPU 的效率更高。程序查询方式一般适用于低速外围设备。中断方式常用于打印机输出、键盘输入等仍适用于实时掌握和紧急大事的处理。DMA 方式常用与读 / 写磁盘、读 / 写磁带等。3.要求考生明白程序传送方式及接口组成。程序查询方式、程序中断方式、DMA 方式。程序查询方式接口主要由数据缓冲器、命令/ 状态寄存器。程序中断方式接口主要由接口寄存器、命令字寄存器、状态字寄存器、数据缓冲寄存器、其他掌握规律、中断掌握器。DMA 接口主要由数据缓冲寄存器、主存的址计数器、字计数器、设备的址寄存器、中断机构和 DMA 掌握规律等组成。4.要求考生懂得中断的全过程 （恳求、判优、响应、处理、返回），及中断响应的必要条件。1中断恳求：本阶段储存外部设备的中断恳求并进行优先级排队。所需硬件：中断屏蔽触发器、中断判优规律等。中断恳求信号线的传送方式：独立恳求信号线方式、公共恳求信号线方式、二维结构方式和兼有公共与独立恳求线方式。中断判优方式： 软件查询方式、并行排队规律、链式优先排队线路、二维结构优先排队线路和采纳中断掌握器的优先规律。2中断响应阶段： 本阶段完成CPU 由原先执行主程序的状态转入中断服务程序的预备工作。中断响应条件：有中断恳求、该恳求未被屏蔽、CPU处于开中断状态、当前中断源的优先权 足够高、当前指令执行终止（非停机指令）完成动作：关中断、储存断点、硬件产生中断向量的址并送至PC、转入中断服务层序等，上述动作由中断隐指令完成。3中断处理阶段：本阶段完成中断处理工作，即执行中断服务程序。多重中断：假如在CPU 执行中断服务程序的过程中，又显现了新的中断恳求，而且这个新 的中断恳求级别比当前正站在服务的恳求级别高，此时 CPU在此中断现行的中断服务程序，转去处理新的中断恳求，这种中断称为多重中断。为实现多重中断， 需设置中断恳求触发器、中断屏蔽触发器、 判优规律、 向量的址形成部件、中断标志触发器、中断答应触发器、堆栈及中断查询信号电路等。4中断放回阶段：本阶段完成从中断服务程序返回到原先执行的主程序的工作。中断服务程序的最终一条指令通常是中断返回指令，该指令将储存在堆栈中的断点内容装入PC，CPU依据 PC内容取出下一条指令即为主程序的相应指令。响应中断的条件：1有中断恳求信号发生，如IREQ或 INTn。可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 7 页，共 8 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载精品名师归纳总结资料word 精心总结归纳 - - - - - - - - - - - -2该中断恳求未被屏蔽。3CPU 处于开中断状态，即中断答应触发器TIEN=1或中断答应标志位IF=1。4没有更重要的大事要处理（如因故障引起内部中毒那，或是其优先权高于程序中断的DMA恳求等）。5CPU 刚刚执行的指令不是停机指令。6在一条指令终止时响应（由于程序中断的过程是程序切换过程，明显不能在一条指令执行的中间就切换） 。5.要求考生懂得 DMA 传输的三个阶段及与中断的关系。(1) DMA 初 始 化 阶 段CPU 对 DMA 掌握器进行初始化，设置读/ 写命令、设置要读/ 写的数据块内存的起始的址、设置传送字节计数器、启动DMA 。(2) DMA 传输阶段外设预备接收或发送数据时，向主机发DMA 恳求。 CPU 在当前机器周期终止后响应当恳求 并让出总线掌握权。DMA 掌握器接管总线， 发送主存的址、 读/ 写命令。 传送一个字节数据， 主存的址加1，字节计数器减1。判定数据传输是否完成，如字节计数器为0，就本次DMA 完成，否就传送连续。(3) DMA 终止阶段DMA 掌握器向主机发出中断恳求，报告终止。主机响应DMA 的中断恳求后，所后执行的中断服务程序完成DMA 操作的后处理，包括校验送入内储备器的数据是否正确，打算是否继续使用 DMA 方式传送数据仍是终止传送，测试传送过程中是否发生错误。可编辑资料 - - - 欢迎下载精品名师归纳总结学习资料 名师精选 - - - - - - - - - -第 8 页，共 8 页 - - - - - - - - - -可编辑资料 - - - 欢迎下载