2022年-CameraLink接口-时序控制[归 .pdf

CameraLink接口1. CameraLink接口简介1.1 CameraLink标准概述Camera Link 技术标准是基于 National Semiconductor 公司的 Channel Link 标准发展而来的，而 Channel Link 标准是一种多路并行 LVDS 传输接口标准。低压差分信号（ LVDS ）是一种低摆幅的差分信号技术，电压摆幅在 350mV 左右，具有扰动小， 跳变速率快的特点，在无失传输介质里的理论最大传输速率在 1.923Gbps 。 90 年代美国国家半导体公司（ National Semiconductor ）为了找到平板显示技术的解决方案，开发了基于 LVDS 物理层平台的 Channel Link 技术。此技术一诞生就被进行了扩展，用来作为新的通用视频数据传输技术使用。如图 1.1 所示， Channel Link 由一个并转串信号发送驱动器和一个串转并信号接收器组成，其最高数据传输速率可达 2.38G 。数据发送器含有 28 位的单端并行信号和 1 个单端时钟信号， 将 28 位 CMOS/TTL 信号串行化处理后分成 4 路 LVDS 数据流，其 4 路串行数据流和 1 路发送 LVDS 时钟流在 5 路 LVDS 差分对中传输。接收器接收从 4 路 LVDS 数据流和 1 路 LVDS 时钟流中把传来的数据和时钟信号恢复成 28 位的 CMOS/TTL 并行数据和与其相对应的同步时钟信号。图 1.1 camera link 接口电路名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 9 页 - - - - - - - - - 1.2 CameraLink端口和端口分配1.2.1 端口分配在基本配置模式中，端口 A 、 B 和 C 被分配到唯一的 Camera Link 驱动器 / 接收器对上；在中级配置模式中，端口 D 、 E 和 F 被分配到第二个驱动器 / 接收器对上； 在完整配置模式中， 端口 A 、 B 和 C 被分配到第一个驱动器 / 接收器对上， 端口 D 、 E 和F 被分配到第二个驱动器 / 接收器对上， 端口 G 和 H 被分配到第三个驱动器 / 接收器对上。表 1.1 给出了三种配置的端口分配， Camera Link 芯片及连接器的使用数量情况。表 1.1 3种配置模式的端口分配配置模式端口芯片数量连接器数量基本A,B,C 1 1 中级A,B,C,D,E,F 2 2 完整A,B,C,D,E,F,G, H 3 2 图 1.2 各种配置下的端口连接关系名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 9 页 - - - - - - - - - 1.2.2 端口的位分配从表 1.2 中我们可以看出在 3 种 Camera Link 配置模式中， 图像数据位是怎样分配到端口的。这种位分配方式已经被应用于市场上最流行的相机上了。表 1.2 Camera Link 接口的端口分配驱动器输入信号对应芯片引脚Strobe TxCLK Out/TxCLK In LVAL TX/RX24 FVAL TX/RX25 DVAL TX/RX26 Spare TX/RX23 PortA0 ， PortD0 ， PortG0 TX/RX0 PortA1 ， PortD1 ， PortG1 TX/RX1 PortA2 ， PortD2 ， PortG2 TX/RX32 PortA3 ， PortD3 ， PortG3 TX/RX3 PortA4 ， PortD4 ， PortG4 TX/RX4 PortA5 ， PortD5 ， PortG5 TX/RX6 PortA6 ， PortD6 ， PortG6 TX/RX27 PortA7 ， PortD7 ， PortG7 TX/RX5 PortB0 ， PortE0 ， PortH0 TX/RX7 PortB1 ， PortE1 ， PortH1 TX/RX8 PortB2 ， PortE2 ， PortH2 TX/RX9 PortB3 ， PortE3 ， PortH3 TX/RX12 PortB4 ， PortE4 ， PortH4 TX/RX13 PortB5 ， PortE5 ， PortH5 TX/RX14 PortB6 ， PortE6 ， PortH6 TX/RX10 PortB7 ， PortE7 ， PortH7 TX/RX11 PortC0 ， PortF0 TX/RX15 PortC1 ， PortF1 TX/RX18 PortC2 ， PortF2 TX/RX19 PortC3 ， PortF3 TX/RX20 PortC4 ， PortF4 TX/RX21 PortC5 ， PortF5 TX/RX22 PortC6 ， PortF6 TX/RX16 PortC7 ， PortF7 TX/RX17 如果只用端口 D 和 G ，那么它们与器件的连接方法与端口 A 相同。同样，如果使用端口 E 和 H ，它们与器件连接方法同端口 B 的相同，端口 F 的与端口 C 的相同。如果相机在每个周期内仅输出 1 个像素， 那么就使用分配给像素 A 的端口； 如果相机在每个周期内输入 2 个像素，那么使用分配像素 A 和像素 B 的端口；如果在每个周期内输出 3 个像素， 那么使用分配给像素 A 、 B 和 C 的端口； 依次类推至相机每周期输出 8 个像素，那么分配给 A H 的 8 个端口都将被使用。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 9 页 - - - - - - - - - 2. CameraLink接口模块设计2.1 功能描述该模块主要根据被测FPGA发来的图像地址信号将DDR2中的指定图像数据读取出来，并且分五路发送给CameraLink接口，由 CameraLink 图像采集卡接收并传给上位机显示。2.2 接口描述CameraLink 图像采集端口模块的接口信号如图2.1 所示：CAM_INTCpSl_Reset_iN时钟同步产生模块被测FPGACpsl_CamLinkClk_iapp_af_afullclk0_tbapp_af_wrenapp_af_addrrd_data_fifo_outDDR2 控制器模块DS90CR287模块Cpsv_CamDataA_oCpsl_CamLvalA_oPCpsl_CamPwrDwnA_oCpsl_CamFvalA_oPCpsl_CamClkE_oCpsl_CMOSFsyn_iCpsl_CMOSLsyn_iCpsv_DeBlkEn_iCpsv_AXaddr_iCpsv_D1Xaddr_iCpsv_D5Xaddr_iCpsv_IXaddr_i Cpsl_CamFvalE_oPCpsv_CamDataE_oCpsl_CamLvalE_oPCpsl_CamPwrDwnE_oCpsl_CamClkA_o第1路输出第5路输出rd_data_validapp_af_cmd图 2.1 CameraLink 图像采集端口示意图表 2.1 各端口的接口定义端口名端口类型信号类型描述来源/去向Cpsl_Reset_iN 输入STD_LOGIC 异步复位时钟，低电平有效时 钟同 步模块Cpsl_CamLinkClk_i 输入STD_LOGIC 主时钟 85MHz Cpsl_DdrClk_i 输入STD_LOGIC DDR2 访问时钟名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 9 页 - - - - - - - - - 端口名端口类型信号类型描述来源/去向被 测FPGA Cpsv_DeBlkEn_i 输入STD_LOGIC_VECTOR(6 DOWNTO 0) 地址使能信号，选择从A,D1,D2,D3,D4,D5,G中哪一块输出Cpsl_CMOSFsyn_i 输入STD_LOGIC 帧同步信号Cpsl_CMOSLsyn_i 输入STD_LOGIC 行同步信号Cpsv_AXaddr_i 输入STD_LOGIC_VECTOR(3 DOWNTO 0) A 块中的地址选择信号Cpsv_D1Xaddr_i 输入STD_LOGIC_VECTOR(10 DOWNTO 0) D1 块中的地址选择信号Cpsv_D2Xaddr_i 输入STD_LOGIC_VECTOR(10 DOWNTO 0) D2 块中的地址选择信号Cpsv_D3Xaddr_i 输入STD_LOGIC_VECTOR(10 DOWNTO 0) D3 块中的地址选择信号Cpsv_D4Xaddr_i 输入STD_LOGIC_VECTOR(10 DOWNTO 0) D4 块中的地址选择信号Cpsv_D5Xaddr_i 输入STD_LOGIC_VECTOR(10 DOWNTO 0) D5 块中的地址选择信号Cpsv_IXaddr_i 输入STD_LOGIC_VECTOR(3 DOWNTO 0) I 块中的地址选择信号DS90CR287 Cpsv_CamDataA_o 输出STD_LOGIC_VECTOR(11 DOWNTO 0) 第一路 Cameralink 图像采集输出数据Cpsl_CamFvalA_oP 输出STD_LOGIC 第一路帧有效信号，高电平有效Cpsl_CamDvalA_oP 输出STD_LOGIC 第一路数据有效信号，高电平有效Cpsl_CamLvalA_oP 输出STD_LOGIC 第一路行有效信号，高电平有效Cpsl_CamPwrDwnA_o 输出STD_LOGIC 第一路 CameraLink PowerDown Cpsl_CamClkA_o 输出STD_LOGIC 第一路 CameraLink 时钟Cpsv_CamDataB_o 输出STD_LOGIC_VECTOR(11 DOWNTO 0) 第二路 Cameralink 图像采集输出数据Cpsl_CamFvalB_oP 输出STD_LOGIC 第二路帧有效信号，高电平有效名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 9 页 - - - - - - - - - 端口名端口类型信号类型描述来源/去向Cpsl_CamDvalB_oP 输出STD_LOGIC 第二路数据有效信号，高电平有效DS90CR287 Cpsl_CamLvalB_oP 输出STD_LOGIC 第二路行有效信号，高电平有效Cpsl_CamPwrDwnB_o 输出STD_LOGIC 第二路 CameraLink PowerDown Cpsl_CamClkB_o 输出STD_LOGIC 第二路 CameraLink 时钟Cpsv_CamDataC_o 输出STD_LOGIC_VECTOR(11 DOWNTO 0) 第三路 Cameralink 图像采集输出数据Cpsl_CamFvalC_oP 输出STD_LOGIC 第三路帧有效信号，高电平有效Cpsl_CamDvalC_oP 输出STD_LOGIC 第三路数据有效信号，高电平有效Cpsl_CamLvalC_oP 输出STD_LOGIC 第三路行有效信号，高电平有效Cpsl_CamPwrDwnC_o 输出STD_LOGIC 第三路 CameraLink PowerDown Cpsl_CamClkC_o 输出STD_LOGIC 第三路 CameraLink 时钟Cpsv_CamDataD_o 输出STD_LOGIC_VECTOR(11 DOWNTO 0) 第四路 Cameralink 图像采集输出数据Cpsl_CamFvalD_oP 输出STD_LOGIC 第四路帧有效信号，高电平有效Cpsl_CamDvalD_oP 输出STD_LOGIC 第四路数据有效信号，高电平有效Cpsl_CamLvalD_oP 输出STD_LOGIC 第四路行有效信号，高电平有效Cpsl_CamPwrDwnD_o 输出STD_LOGIC 第四路 CameraLink PowerDown Cpsl_CamClkD_o 输出STD_LOGIC 第四路 CameraLink 时钟Cpsv_CamDataE_o 输出STD_LOGIC_VECTOR(11 DOWNTO 0) 第五路 Cameralink 图像采集输出数据Cpsl_CamFvalE_oP 输出STD_LOGIC 第五路帧有效信号，高电平有效Cpsl_CamDvalE_oP 输出STD_LOGIC 第五路数据有效信号，高电平有效Cpsl_CamLvalE_oP 输出STD_LOGIC 第五路行有效信号，高电平有效Cpsl_CamPwr输出STD_LOGIC 第五路 CameraLink PowerDown 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 9 页 - - - - - - - - - 端口名端口类型信号类型描述来源/去向DwnE_o Cpsl_CamClkE_o 输出STD_LOGIC 第五路 CameraLink 时钟app_af_wren 输出STD_LOGIC MIG 缓存地址和命令的fifo 写使能信号高电平有效DDR2 控制器app_af_addr 输出STD_LOGIC_VECTOR(30 DOWNTO 0) MIG 地址总线app_af_cmd 输出STD_LOGIC_VECTOR(2 DOWNTO 0) MIG 读写命令控制信号clk0_tb 输入STD_LOGIC MIG 用户界面同步时钟app_af_afull 输入STD_LOGIC 缓存地址和命令的fifo 快满信号rd_data_valid 输入STD_LOGIC 读出数据有效信号，与有效数据同步rd_data_fifo_out 输入STD_LOGIC_VECTOR(63 DOWNTO 0) MIG 用户界面读数据总线CameraLink 接口信号时序如图2.2 所示：图 2.2 CameraLink 图像采集电路的时序图2.3 功能实现Cameralink 图像采集接口电路主要包含两个子模块，如图4.59 所示，数据读取分发模块负责从DDR2 中读取处理好的CMOS 图像，并按指定的数据编排要求分发给5 路CAMERALINK数据缓冲输出模块，数据缓冲输出模块完成5 路 CAMERALINK数据的缓冲，并按指定时序要求发送给DS90CR287 。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 9 页 - - - - - - - - - cameralink数据缓冲输出数据读取及分发模块cameralink数据缓冲输出模块1cameralink数据缓冲输出模块2cameralink数据缓冲输出模块4cameralink数据缓冲输出模块3第1路cameralink输出第2路cameralink输出DDR2 控制器(MIG)用户接口第4路cameralink输出第3路cameralink输出cameralink数据缓冲输出模块5第5路cameralink输出Cpsl_Reset_iNCpsl_CamLinkClk_iCpsl_CMOSFsyn_iCpsl_CMOSLsyn_iCpsv_AXaddr_iCpsv_IXaddr_iCpsv_DeBlkEn_i图 2.3 CameraLink 图像采集软件流程框图2.3.1 数据读取分发模块数据读取分发模块负责在帧行同步信号的控制下，按照地址使能和地址信号从 DDR2 中读取处理好的CMOS 图像数据，并按指定的数据编排要求发送给cameralink数据缓冲输出模块。该模块也分为两个子模块：地址映射模块和读取DDR模块。地址映射模块的主要功能是根据被测FPGA给的行地址转化成对应DDR的行起始地址，转化完成后把DDR地址发给DDR 读取模块， DDR 读取模块负责把该行的10240 个像素（ 12bit ）全部读取到五路缓冲模块中。2.3.2 数据缓冲输出模块缓冲模块总共有五路，把一行图像数据平均分到五路缓冲后输出。每路CameraLink 缓冲模块包括 2 个双口 RAM ，采用乒乓读写的工作模式，一个双口RAM 读 DDR 数据的同时另一个双口RAM 发送数据。双口 RAM 配置为两端口名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 9 页 - - - - - - - - - 独立时钟模式，以隔离DDR 时钟和 CamerLink 数据域的时钟。另外，两端口可以配置为不同的数据位宽，以方便实现DDR2 数据位宽 64 位到 16 位数据位宽的变换。由于 CamerLink 输出时 12 位的，因此在款冲模块处还要有一个16 位位宽转换位 12 位位宽的子模块来完成位宽的转换。2.4 modelsim仿真结果图 2.4 modelsim 仿真结果如图 2.4，被测 FPGA每来一个行同步， CameraLink 模块获取行地址后读取DDR2中的数据写入缓存模块， 等到下一个行同步来的时候把所读的数据从缓存模块中输出。实际要求的是每个行同步来后要读取一行数据，大小为2048x12bit，为了缩小仿真时间，仿真时没一行的数据长度为：80 x12bit 。图 2.5 五路 CameraLink 仿真输出如图 2.5，当下个行同步来的时候缓存数据输出，输出的数据时连续的。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 9 页，共 9 页 - - - - - - - - -