2022年2022年集成电路版图复习课答案总结 .pdf

1、描述集成电路工艺技术水平的五个技术指标及其物理含义集成度 (Integration Level)：以一个 IC 芯片所包含的元件 ( 晶体管或门 / 数) 来衡量， （包括有源和无源元件） 。特征尺寸 (Feature Size) / （Critical Dimension） ：特征尺寸定义为器件中最小线条宽度(对 MOS 器件而言，通常指器件栅电极所决定的沟道几何长度 )，也可定义为最小线条宽度与线条间距之和的一半。晶片直径 (Wafer Diameter)：当前的主流晶圆的尺寸为12 吋(300mm) ，正在向 18 吋(450mm) 晶圆迈进。芯片面积 (Chip Area)：随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。封装（Package） ：指把硅片上的电路管脚， 用导线接引到外部接头处，以便于其它器件连接。 封装形式是指安装半导体集成电路芯片用的外壳。2、简述集成电路发展的摩尔定律。集成电路芯片的集成度每三年提高4 倍，而加工特征尺寸缩小倍，这就是摩尔定律。当价格不变时，集成电路上可容纳的晶体管数目，约每隔 18 个月便会增加一倍，性能也将提升一倍3、集成电路常用的材料有哪些？集成电路中常用的材料有三类：半导体材料，如Si、Ge 、GaAs 以及InP 等；绝缘体材料，如 SiO2、 SiON 和 Si3N4 等；金属材料，如铝、金、钨以及铜等。2名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 20 页 - - - - - - - - - 4、 集成电路按工艺器件类型和结构形式分为哪几类，各有什么特点。双极集成电路：主要由双极晶体管构成（NPN型双极集成电路、PNP型双极集成电路）。优点是速度高、驱动能力强，缺点是功耗较大、集成度较低。CMOS 集成电路：主要由NMOS、PMOS 构成 CMOS 电路，功耗低、集成度高，随着特征尺寸的缩小，速度也可以很高。BiCMOS集成电路：同时包括双极和CMOS 晶体管的集成电路为BiCMOS 集成电路，综合了双极和CMOS 器件两者的优点，但制作工艺复杂。5、解释基本概念 : 微电子、集成电路、集成度、场区、有源区、阱、外延微电子：微电子技术是随着集成电路，尤其是超大型规模集成电路而发展起来的一门新的技术。微电子技术包括系统电路设计、器件物理、工艺技术、材料制备、自动测试以及封装、组装等一系列专门的技术，微电子技术是微电子学中的各项工艺技术的总和。微电子学是研究在固体（主要是半导体）材料上构成的微小型化电路、电路及微电子系统的电子学分支。集成电路： 通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能。集成度： 集成电路的集成度是指单块芯片上所容纳的元件数目。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 20 页 - - - - - - - - - 集成 度越高，所容纳的元件数目越多。场区： 在微电子学中，场区是指一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，可以起到隔离晶体管的作用。有源区和场区是互补的，晶体管做在有源区处，金属和多晶硅连线多做在场区上。有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用 STI 等隔离技术，隔离开的区域） 。业内通俗的把有后续杂质注入的地方就都叫做有源区。阱：CMOS 集成电路制造的过程中制备的第一层。如果在 N型衬底上扩散 P型区，就叫做 P阱区；如果在 P型衬底上扩散 N型区，就叫做 N阱区；外延：外延是半导体工艺当中的一种。在bipolar工艺中，硅片最底层是 P型衬底硅（有的加点埋层） ；在单晶衬底（基片）上生长一层有一定要求的、 与衬底晶向相同的单晶层， 犹如原来的晶体向外延伸了一段，称外延层。6、解释一些英文缩写词： IC 、VLSI、ULSI、CMP 、CVD 、LPCVD 、RIE、SOI、ERC 、DRC 、EXT等IC(Integrated Circuit)集成电路VLSI（Very-Large-Scale Integration）超大规模集成电路ULSI（Ultra-Large-Scale Integration）特大规模集成电路CMP （Chemical Mechanical polishing）化学机械平坦化CVD (Chemical Vapor Deposition)化学汽相淀积名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 20 页 - - - - - - - - - LPCVD （Low Pressure Chemical Vapor Deposition）低压力化学气相沉积法RIE（Reactive Ion Etching）反应离子刻蚀ICP( Inductively-Coupled Plasma) 电感耦合等离子刻蚀SOI（Silicon-On-Insulator）绝缘衬底上的硅ERC （ Electrical Rules Check ）电气规则检查DRC （design rule check）设计规则检查EXT （版图提取程序）7、集成电路工艺（ integrated circuit technology）是把电路所需要的晶体管、 二极管、电阻器和电容器等元件用一定工艺方式制作在一小块硅片、玻璃或陶瓷衬底上， 再用适当的工艺进行互连，然后封装在一个管壳内，使整个电路的体积大大缩小，引出线和焊接点的数目也大为减少。集成的设想出现在50 年代末和 60年代初，是采用硅平面技术和薄膜与厚膜技术来实现的。电子集成技术按工艺方法分为以硅平面工艺为基础的单片集成电路、以薄膜技术为基础的薄膜集成电路和以丝网印刷技术为基础的厚膜集成电路。8、集成电路工艺方法分为：双极性工艺、CMOS 工艺、 BICMOS 工艺9、集成电路制造流程集成电路的制造过程： 设计 工艺加工测试 封装其中工艺加工的步骤是：1. 硅片准备2. 由氧化、淀积、离子注入或蒸发形成新的薄层或膜层3. 曝光 4. 刻蚀 5. 用掩膜板重复 24 步骤 2030次名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 20 页 - - - - - - - - - 10、掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等11、制膜：制作各种材料的薄膜12、光刻三要素：光刻胶、掩膜版和光刻机光刻胶又叫光致抗蚀剂，它是由光敏化合物、基体树脂和有机溶剂等混合而成的胶状液体光刻胶受到特定波长光线的作用后，导致其化学结构发生变化，使光刻胶在某些特定溶液中的溶解特性改变。正胶：曝光后可溶负胶：曝光后不可溶13、正胶：分辨率高，在超大规模集成电路工艺中，一般只采用正胶14、负胶：分辨率差，适用于加工线宽大于等于3um的线条15、 （a）几种常见的光刻方法接触式光刻： 分辨率较高，但是容易造成掩模版和光刻胶膜的损伤。接近式曝光 ：在硅片和掩膜版之间有一个很小的间隙（1025um ） ，可以大大减小掩膜版的损伤，分辨率较低。投影式曝光 ： 利用透镜或反射镜将掩膜版上的图形投影到衬底上的曝光方法，目前用的最多的曝光方式(b) 对光刻的基本要求：（1）高分辨率（2）高灵敏度（3）精密的套刻对准（4）大尺寸硅片上的加工名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 20 页 - - - - - - - - - （5）低缺陷16、超细线条光刻技术极 远 、 甚 远 紫 外 线 (EUV) （ very ultraviolet lithography）（22-15nm）电子束光刻（ Electron beam lithography） X 射线（ X ray lithography）离子束光刻（ Ion beam lithography）17、刻蚀技术（ etching technique ） ：是在半导体工艺中，按照掩模图形或者设计要求对半导体衬底表面或表面覆盖薄膜进行选择性腐蚀或剥离的技术18、湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法湿法腐蚀：湿法化学刻蚀在半导体工艺中有着广泛应用：磨片、抛光、清洗、腐蚀优点是选择性好、重复性好、生产效率高、设备简单、成本低缺点是钻蚀严重、对图形的控制性较差19、干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基（处于激发态的分子、 原子及各种原子基团等） 与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的溅射与离子束铣蚀： 通过高能惰性气体离子的物理轰击作用刻蚀，各向异性性好，但选择性较差名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 20 页 - - - - - - - - - 等离子刻蚀 ( Plasma Etching) ：利用放电产生的游离基与材料发生化学反应，形成挥发物，实现刻蚀。选择性好、对衬底损伤较小，但各向异性较差反应离子刻蚀 (Reactive Ion Etching，简称为 RIE)：通过活性离子对衬底的物理轰击和化学反应双重作用刻蚀。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各向异性和选择性好的优点。目前，RIE已成为 VLSI 工艺中应用最广泛的主流刻蚀技术20、掺杂：将需要的杂质掺入特定的半导体区域中，以达到改变半导体电学性质，形成PN结、电阻、欧姆接触21、磷（P） 、砷（ As）N型硅22、硼（B）P型硅23、掺杂工艺：扩散、离子注入扩散： 扩散是由粒子浓度较高的地方向着浓度较低的地方进行，从而使得粒子的分布逐渐趋于均匀；浓度的差别越大，扩散越快；温度越高，扩散也越快。替位式扩散： 杂质离子占据硅原子的位置。、族元素一般要在很高的温度 (9501280)下进行磷、 硼、 砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，可以利用氧化层作为杂质扩散的掩蔽层间隙式扩散： 杂质离子位于晶格间隙：Na、K、Fe、Cu 、Au 等元素名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 20 页 - - - - - - - - - 扩散系数要比替位式扩散大67 个数量级离子注入：将具有很高能量的杂质离子射入半导体衬底中的掺杂技术，掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目 ( 剂量)决定掺杂的均匀性好温度低：小于 600可以精确控制杂质分布可以注入各种各样的元素横向扩展比扩散要小得多。可以对化合物半导体进行掺杂24、退火：也叫热处理，集成电路工艺中所有的在氮气等不活泼气氛中进行的热处理过程都可以称为退火激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到杂质的作用消除损伤退火方式：炉退火快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源 (如卤光灯、电弧灯、石墨加热器、红外设备等) 25、集成电路工艺划分前工序：（1）图形转换技术：主要包括光刻、刻蚀等技术（2）薄膜制备技术：主要包括外延、氧化、化学气相淀积、物理气名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 20 页 - - - - - - - - - 相淀积（如溅射、蒸发）（3）掺杂技术：主要包括扩散和离子注入等技术后工序：划片、封装、测试、老化、筛选26、氧化硅的主要作用（1） 在 MOS 电路中作为 MOS 器件的绝缘栅介质，器件的组成部分（2） 扩散时的掩蔽层， 离子注入的（有时与光刻胶 Si3N4 层一起使用）阻挡层（3） 作为及策划年高点了 的隔离截止材料（4） 作为电容器的绝缘介质材料（5） 作为多层金属互连层之间的介质材料（6） 作为对器件和电路进行钝化的钝化层材料27、SiO2 的制备方法热氧化法a) 干氧氧化b) 水蒸气氧化c)湿氧氧化d) 干氧湿氧干氧（简称干湿干）氧化法e) 氢氧合成氧化化学气相淀积法通过气态物质的化学反应在衬底上淀积一层薄膜材料的过程(Chemical Vapor Deposition) 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 9 页，共 20 页 - - - - - - - - - CVD 技术特点：具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点CVD 方法几乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的 SiO2、多晶硅、非晶硅、氮化硅、金属( 钨、钼)等热分解淀积法溅射法28、集成电路工艺主要分为哪几大类，每一类中包括哪些主要工艺，并简述各工艺的主要作用（1） 薄膜制备工艺： 包括氧化工艺和薄膜淀积工艺。该工艺通过生长或淀积的方法，生成集成电路制作过程中所需的各种材料的薄膜，如金属层、绝缘层等。（2） 图形转移工艺： 包括光刻工艺和刻蚀工艺。 把设计好的集成电路版图上的图形复制到硅片上。（3） 掺杂工艺：包括扩散工艺和离子注入工艺，即通过这些工艺将各种杂质按照设计要求掺杂到晶圆片的特定位置上，形成晶体管的源漏端以及欧姆接触等。图形转换：光刻： 接触光刻、接近光刻、投影光刻、电子束光刻刻蚀： 干法刻蚀、湿法刻蚀掺杂： 离子注入退火扩散制膜：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 20 页 - - - - - - - - - 氧化： 干氧氧化、湿氧氧化等CVD ：APCVD 、LPCVD 、PECVD PVD ：蒸发、溅射29、简述光刻的工艺过程光刻工序： 光刻胶的涂覆爆光显影刻蚀去胶。光刻的基本要素是掩模板和光刻胶。（1）涂胶： 将光刻胶涂在硅片上。（2）曝光： 将掩模版覆盖在硅片上方，在特定波长的光线下曝光一段时间。（3）显影： 将硅片浸没在显影液中进行显影。（4）腐蚀： 采用干法刻蚀或湿法腐蚀，利用刻蚀或腐蚀的选择性，在窗口中暴露出来的基片上形成图形。（5）去胶： 去除残留的光刻胶。30、隔离技术PN结隔离场区隔离绝缘介质隔离沟槽隔离31、设计制备 NMOSFET的工艺，并画出流程图名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 11 页，共 20 页 - - - - - - - - - 32、MEMS 定义：从广义上讲， MEMS 是指集微型传感器、微型执行器、信号处理和控制电路、接口电路、通信系统以及电源于一体的微型机电系统33、硅栅 CMOS 工艺版图和工艺的关系 N阱做 N阱的封闭图形处，窗口注入形成P管的衬底有源区 做晶体管的区域 （G,D,S,B） ，封闭图形处是氮化硅掩蔽层，该处不会长场氧化层多晶硅 做硅栅和多晶硅连线。封闭图形处，保留多晶硅。有源区注入 P+,N+区。做源漏及阱或衬底连接区的注入接触孔 多晶硅，扩散区和金属线1 接触端子。金属线 1做金属连线，封闭图形处保留铝通孔 两层金属连线之间连接的端子金属线 2做金属连线，封闭图形处保留铝34、MOS 器件的对称性把匹配器件相互靠近放置名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 20 页 - - - - - - - - - 保持器件相同方向增加虚拟器件提高对称性共中心器件采用指状交叉布线方式35、P阱 CMOS 与 N阱 CMOS 相比有什么不同？使用的衬底不同 ,NMOS 使用的是 P阱衬底,PMOS 使用的是 N阱衬底36、埋层有什么作用？说明埋层与衬底掺杂类型、掺杂浓度之间的关系作用：1. 减小串联电阻（集成电路中的各个电极均从上表面引出，外延层电阻率较大且路径较长。2. 减小寄生 pnp 晶体管的影响。埋层的掺杂浓度要高于衬底、掺杂类型通常要相反。37、CMOS 集成电路有哪些特点？功耗低 CMOS 集成电路采用场效应管，且都是互补结构，工作时两个串联的场效应管总是处于一个管导通，另一个管截止的状态， 电路静态功耗理论上为零。实际上，由于存在漏电流，CMOS 电路尚有微量静态功耗。单个门电路的功耗典型值仅为20mW ，动态功耗（在 1MHz工作频率时）也仅为几mW 。工作电压范围宽 CMOS 集成电路供电简单，供电电源体积小，基本上不需稳压。国产 CC4000系列的集成电路，可在318V电压下正常工作。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 13 页，共 20 页 - - - - - - - - - 逻辑摆幅大 CMOS集成电路的逻辑高电平“ 1”、逻辑低电平“ 0”分别接近于电源高电位 VDD 及电影低电位 VSS 。当 VDD=15V ，VSS=0V 时，输出逻辑摆幅近似 15V。因此，CMOS 集成电路的电压电压利用系数在各类集成电路中指标是较高的。抗干扰能力强 CMOS 集成电路的电压噪声容限的典型值为电源电压的45% ， 保证值为电源电压的 30% 。随着电源电压的增加，噪声容限电压的绝对值将成比例增加。对于 VDD=15V 的供电电压（当 VSS=0V 时） ，电路将有7V左右的噪声容限。输入阻抗高 CMOS 集成电路的输入端一般都是由保护二极管和串联电阻构成的保护网络， 故比一般场效应管的输入电阻稍小，但在正常工作电压范围内，这些保护二极管均处于反向偏置状态，直流输入阻抗取决于这些二极管的泄露电流， 通常情况下，等效输入阻抗高达 1031011，因此 CMOS 集成电路几乎不消耗驱动电路的功率。温度稳定性能好由于 CMOS 集成电路的功耗很低，内部发热量少，而且，CMOS 电路线路结构和电气参数都具有对称性，在温度环境发生变化时， 某些参数能起到自动补偿作用，因而CMOS 集成电路的温度特性非常好。一般陶瓷金属封装的电路，工作温度为-55 +125；塑料封装的电路工作温度范围为 -45 +85 。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 14 页，共 20 页 - - - - - - - - - 扇出能力强扇出能力是用电路输出端所能带动的输入端数来表示的。由于CMOS 集成电路的输入阻抗极高，因此电路的输出能力受输入电容的限制，但是，当CMOS 集成电路用来驱动同类型，如不考虑速度，一般可以驱动 50 个以上的输入端。抗辐射能力强 CMOS 集成电路中的基本器件是MOS 晶体管，属于多数载流子导电器件。各种射线、辐射对其导电性能的影响都有限，因而特别适用于制作航天及核实验设备。可控性好 CMOS 集成电路输出波形的上升和下降时间可以控制，其输出的上升和下降时间的典型值为电路传输延迟时间的125%140%。接口方便因为 CMOS 集成电路的输入阻抗高和输出摆幅大，所以易于被其他电路所驱动，也容易驱动其他类型的电路或器件38、简述 P衬底 N阱 CMOS 的工艺流程。（1） 衬底准备（2） 氧化、光刻 N-阱(nwell) （3） N-阱注入， N-阱推进 , 退火，清洁表面（4） 长薄氧、长氮化硅、光刻场区(active反版) （5） 场区氧化（ LOCOS）, 清洁表面（6） 栅 氧 化 , 淀 积 多 晶 硅 ， 多 晶 硅N+掺 杂 ， 反 刻 多 晶名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 15 页，共 20 页 - - - - - - - - - （polysiliconpoly) （7） P+ active注入（ Pplus） （ 硅栅自对准）（8） N+ active注入（ Nplus Pplus 反版） （ 硅栅自对准）（9） 淀积 BPSG ，光刻接触孔 (contact)，回流（10）蒸镀金属 1，反刻金属 1（metal1) （11）绝缘介质淀积，平整化，光刻通孔(via) （12）蒸镀金属 2，反刻金属 2（metal2) （13）钝化层淀积，平整化，光刻钝化窗孔(pad) 40、接触式光刻、接近式光刻及投影式光刻的优缺点。接触式光刻：分辨率较高，但是容易造成掩模版和光刻胶膜的损伤。采用接触式光刻很难得到没有缺陷的超大规模集成电路芯片, 所以接触式光刻技术一般只适用于中小规模集成电路。接近式曝光：在硅片和掩膜版之间有一个很小的间隙（1025um ） ，可以大大减小掩膜版的损伤。分辨率较低，一般在24 微米之间 , 因此名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 16 页，共 20 页 - - - - - - - - - 接近式光刻机只能装配在特征尺寸交大的集成电路生产线中. 投影式曝光：利用透镜或反射镜将掩膜版上的图形投影到衬底上的曝光方法，目前用的最多的曝光方式41、光刻的步骤：前烘和前处理，匀胶，匀胶后烘，曝光，曝光后烘，显影，显影后烘，检查42、双极型工艺流程衬底准备（P型）氧化光刻 n+埋层区n+埋层区注入清洁表面生长 n- 外延隔离氧化光刻 p+隔离区p+隔离注入p+隔离推进光刻硼扩散区硼扩散氧化光刻磷扩散区磷扩散氧化光刻引线孔清洁表面蒸镀金属反刻金属钝化光刻钝化窗口后工序43、 什么是局部氧化 （LOCOS ）? （Local Oxidation of Silicon） Si集成电路中、通过选择氧化的工艺来形成隔离区的一种方法。作用： 1. 提高场区阈值电压2. 减缓表面台阶 3. 减小表面漏电流硅的局部氧化的具体步骤是：首先通过热氧化形成一层薄（0.05m0.1m ）的 SiO2膜（称为缓冲氧化膜），然后用热 CVD 方法生长一层 Si3N4 薄膜（0.05m0.1m ） ，接着在这双层膜上光刻出有源区图形（除去有源区以外的SiO2 膜和 Si3N4 膜） ，最后，以留下的 Si3N4 膜作掩模、利用氧化速度很快的湿法氧化技术在有源区以外形成一层较厚（ 0.5 m1 m ）的 SiO2膜，这层较厚的氧化膜就起着隔离墙的作用。 这种方法所形成的SiO2膜是以半埋入方式存在的，名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 17 页，共 20 页 - - - - - - - - - 则出现的台阶高度比较小；而且SiO2 膜和沟道阻止层（ Si3N4 膜掩蔽进行硼离子注入）都可用同一块掩模来进行自对准。44、什么是硅栅自对准（ Self Aligned）？在硅栅形成后， 利用硅栅的遮蔽作用来形成MOS 管的沟道区， 使MOS 管的沟道尺寸更精确，寄生电容更小。离子注入 B+ ，栅区有多晶硅做掩蔽，称为硅栅自对准工艺。这种工艺是先在生长有栅氧化膜的硅单晶片上淀积一层多晶硅，然后在多晶硅上刻蚀出两个扩散窗口，杂质经窗口热扩散到硅单晶片内，形成源和漏扩散区（图2MOS 硅栅工艺自对准示意图） ，同时形成导电的多晶硅栅电极， 其位置自动与源和漏的位置对准。按照这种自对准工艺，栅与源和漏的覆盖由杂质侧向扩散完成，比铝栅工艺的覆盖电容要小很多。 采用离子注入掺杂工艺的杂质侧向扩散更小，用它代替硅栅工艺中的热扩散工艺， 能进一步减小栅对源和漏的覆盖电容。此外，在铝栅工艺中，即使铝栅电极比沟道短，也可增加一步离子注入工艺填充栅区旁的未衔接部分，实现自对准（图3MOS 铝栅工艺实现自对准的示意图） ,借以减小寄生电容 , 可提高 MOS 集成电路的开关速度和工作频率 , 同时也减小器件尺寸而提高电路的集成度。45、N阱的作用是什么？在 P 衬底上制造 N阱，从而用来制造PMOS 管；作阱电阻；作为电容的一个极板。46、NMOS 和 PMOS 的源漏如何形成的？ NMOS 是在 P型衬底上，通过选择掺杂形成N型的掺杂区，作为名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 18 页，共 20 页 - - - - - - - - - NMOS 的漏源区； PMOS 是在 N型衬底上，通过选择掺杂形成P型的掺杂区，作为 PMOS 的漏源区。47、衬底电极如何向外引接？NMOS 管和 PMOS 管的衬底电极都从上表面引出，由于P-Sub和 N阱的参杂浓度都较低， 为了避免整流接触， 电极引出处必须有浓参杂区。48、芯片的制造流程。同集成电路制造流程。49、晶圆的制备流程。晶圆生产的基础工艺：增层光刻掺杂热处理课本 P2850、学会绘制和认识一些电路的版图。如基本的反相器、 2、3、4 输入的与非门、或非门等。51、CMOS 数字集成电路的版图设计流程。见教材 P88 52、CMOS 模拟集成电路的版图设计流程。（1） 需手工绘制，不能用数字的版图设计方法；（2） 需考虑多因素是折衷，尤其对噪声串扰要求高；（3） 要求器件的匹配性要好（4） 用版图绘制软件（如L-Edit ）绘制版图 , 提取参数，后仿真。见教材名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 19 页，共 20 页 - - - - - - - - - 53、集成电路的版图数据输出格式。 GDS 格式 CIF 格式 EDIF 格式 Oasis格式以上格式的具体内容请查询教材110页54、版图里提高器件匹配的方法。（1） 把匹配器件相互靠近放置（2） 保持器件相同方向（3） 增加虚拟器件提高对称性（4） 共中心（5） 器件采用指状交叉布线方式名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 20 页，共 20 页 - - - - - - - - -