2022年2022年计算机组成原理重点 .pdf

以下文章由影视网收集与提供 说明 CPU 中的主要寄存器及其功能。解：（1）指令寄存器（ IR） ：用来保存当前正在执行的一条指令。（2）程序计数器（ PC） ：用来确定下一条指令的地址。（3）地址寄存器（ AR ） ：用来保存当前CPU 所访问的内存单元的地址。（4）缓冲寄存器（ DR） ：作为 CPU 和内存、外部设备之间信息传送的中转站。补偿 CPU 和内存、外围设备之间在操作速度上的差别。在单累加器结构的运算器中，缓冲寄存器还可兼作为操作数寄存器。（5）通用寄存器（ AC ） ：当运算器的算术逻辑单元（ALU ）执行全部算术和逻辑运算时，为 ALU 提供一个工作区。（6）状态条件寄存器：保存由算术指令和逻辑指令运行或测试的结果建立的各种条件码内容。除此之外，还保存中断和系统工作状态等信息，以便使CPU 和系统能及时了解机器运行状态和程序运行状态。主存储器的性能指标有哪些？含义是什么？1.解：主存储器的性能指标主要是存储容量、存取时间、存储周期、存储器带宽。存储容量：一个存储器中可以容纳的存储单元总数。存取时间：又称存储器访问时间，是指从启动一次存储器操作到完成该操作所经历的时间。存储周期：是指连续启动两次独立的存储操作（如连续两次读操作）所需间隔的最小时间。存储器带宽：在单位时间中主存传输数据的速率。1.什么叫指令？什么叫微指令？二者有什么关系？指令， 即指机器指令。 每一条指令可以完成一个独立的算术运算或逻辑运算操作。控制部件通过控制线向执行部件发出各种控制命令，通常把这种控制命令叫做微命令，而一组实现一定操作功能的微命令的组合，构成一条微指令。许多条微指令组成的序列构成了微程序，微程序则完成对指令的解释执行。2.说明机器周期、时钟周期、指令周期之间的关系。指令周期是指取出并执行一条指令的时间，指令周期常常用若干个CPU周期数来表示，CPU周期也称为机器周期，而一个 CPU周期又包含若干个时钟周期（也称为节拍脉冲或T 周期） 。1.CPU响应中断应具备哪些条件？应具备：（1）在 CPU 内部设置的中断允许触发器必须是开放的。（2）外设有中断请求时，中断请求触发器必须处于“1”状态，保持中断请求信号。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 7 页 - - - - - - - - - （3）外设（接口）中断允许触发器必须为“1” ，这样才能把外设中断请求送至 CPU。（4）当上述三个条件具备时，CPU 在现行指令结束的最后一个状态周期响应中断。1 微程序共有60 条微指令， 18 个微命令（直接控制） ，6 个微程序分支，请画出微程序控制器组成框图，简述各部分的功能。2 解：根据题意，微指令格式如下：微指令字段（ 18 位）P字段（ 3 位）下址字段（ 6 位）由此可画出微程序组成框图如下：图 C13.3 1.微程序共有58 条微指令， 20 个微命令（直接控制） ，6 个微程序分支，请画出微程序控制器组成框图，描述各部分功能。解：根据题意，微指令格式如下：微命令字段（ 20 位） P字段（ 3 位）下址字段（ 6 位）由此可画出微程序组成框图如下：图 C15.1 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 7 页 - - - - - - - - - 1.设存储器容量为32 字，字长64 位，模块数m=4 ，分别用顺序方式和交叉方式进行组织。 存储周期T=200ns, 数据总线带宽为64 位，总线传送周期 =50ns。问顺序存储器和交叉存储器的带宽各是多少？2.解：顺序存储器和交叉存储器连续读出m=4 个字的信息总量都是：q=64 位 4=256 位顺序存储器和交叉存储器连续读出4 个字所需的时间分别是： t2=mT=4 200ns=800ns=8 10-7(s) t1=T+(m-1) =200+350=350ns=3.5 10-7(s) 顺序存储器和交叉存储器的带宽分别是: W1=q/t2=256/(8 10-7)=32 107(位 /s) W2=q/t1=256/(3.510-7)=73 107( 位/s) 1.中断接口中有哪些标志触发器？功能是什么？中断接口中有四个标志触发器：（1）准备就绪的标志（RD） ：一旦设备做好一次数据的接受或发送，便发出一个设备动作完毕信号，使RD 标志置“ 1” 。在中断方式中，该标志用作为中断源触发器，简称中断触发器。（2）允许中断触发器（EI） ：可以用程序指令来置位。EI 为“ 1”时，某设备可以向 CPU 发出中断请求；EI 为“ 0”时，不能向CPU 发出中断请求，这意味着某中断源的中断请求被禁止。设置 EI 标志的目的， 就是通过软件来控制是否允许某设备发出中断请求。（3）中断请求触发器（IR） ：它暂存中断请求线上由设备发出的中断请求信号。当 IR 标志为“ 1”时，表示设备发出了中断请求。（4）中断屏蔽触发器（IM ） ：是 CPU 是否受理中断或批准中断的标志。IM 标志为“ 0”时， CPU 可以受理外界的中断请求，反之，IM 标志为“ 1”时，CPU 不受理外界的中断。1.用 16K 16 位的 DRAM 芯片构成64K 32 位存储器。问需要多少个这样的DRAM 芯片？画出该存储器的组成逻辑框图。DRAM 芯片容量为16K 16 位=214 16 片内地址线14 位（ A13A0） ，数据线16 位。存储器容量为64K 32 位=216 32 全部地址线16 位（ A15A0） ，数据线32 位。所需芯片总数为（64K 32）（ 16K 16）=8（片）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 7 页 - - - - - - - - - 因此存储器可分为4 个模块， 每个模块 16K 32 位，各模块通过A15、A14进行 2:4译码器选择。存储器的组成逻辑框图如下：图 C18.2 一个较完整的指令系统应包括哪几类指令？1.解：一个较完整的指令系统，应包括数据传送指令、算术运算指令、 逻辑运算指令、程序控制指令、输入输出指令、字符串指令、特权指令等。某总线在一个总线周期中并行传送4B的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz ，求总线带宽是多少？解：设总线带宽用Dr 表示，总线时钟周期用T=1/f 表示，一个总线周期传送的数据量用D表示，根据总线带宽定义，有：Dr=D/F=D f=4B 33106/s=132MB/s 中断处理过程包括哪些操作步骤？4解：中断处理过程如下：(1)设备提出中断请求(2)当一条指令执行结束时CPU 响应中断(3)CPU 设置“中断屏蔽”标志，不再响应其它中断请求(4)保存程序断点（PC）(5)硬件识别中断源（转移到中断服务子程序入口地址）(6)用软件方法保存CPU 现场(7)为设备服务(8)恢复 CPU 现场(9)“中断屏蔽”标志复位，以便接收其它设备中断请求名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 7 页 - - - - - - - - - ROM (8K8 位 ) RAM (8K 8 位) (10) 返回主程序2. 用 8K8 位的 ROM 芯片和 8K 8 位的 RAM 芯片组成一个32K8 位的存储器，其中RAM 地址占 24K （地址为 2000H7FFFH ） ，ROM 地址占 8K （地址为0000H 1FFFH ） 。RAM芯片有两个输入端：当 CS有效时， 该片选中， 当 W R=1时，执行读操作； 当 W R=0时，执行写操作。 ROM 芯片只有一个控制输入端片选CS 。要求画出此存储器组成结构图。（包括与CPU的连接）。2. 解：存储器地址空间分布如图C20.3 所示0000 ROM芯片容量为8K8 位，只需一片即满足设计要求。该芯片地址线共 14 位（ 214=8K） ，即 A13-A0, 数据线 8 位，即 D7-D0. 1FFF RAM芯片容量为8K8 位，需 3 片才满足设计要求。该芯片地址线也是 A13-A0, 数据线 8 位： D7-D0. 存储器总容量为32K，CPU需提供 15 条地址线A15A14A13,A0，其中A13-A0作为片内地址线， A15A14通过 2： 4 译码器产生4 个片信号CS 。7FFF 图 C20.3 存储器与 CPU的连接图如图C20.4 所示：图 C20.4 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 7 页 - - - - - - - - - 1 设存储器容量为32 字，字长 64 位，模块数 m=4 ，请分别画出顺序方式和交叉方式组织的存储器结构示意图。解： (1) 内存地址 4 3 2 1 0 模块字 M0 M1 M2 M3 数据总线（ 64 位）（a）顺序存储器图 C12.1 (2) 内存地址 4 3 2 1 0 字模块 M0 M1 M2 M3 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 0 4 8 12 16 20 24 28 1 5 9 13 17 21 25 29 2 6 10 14 18 22 26 30 3 7 11 15 19 23 27 31 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 7 页 - - - - - - - - - 数据总线（ 64 位）（b）交叉存储器图 C12.2 有一个 1024K 32 位的存储器，由128K8 位的 DRAM 构成。问： （1）总共需要多少DRAM 芯片。（2）采用异步刷新，如果单元刷新间隔不超过8ms，则刷新信号周期是多少？解： （1）DRAM 芯片容量为128K8 位 = 128KB 存储器容量为1024K32 位 = 1024K 4B =4096KB 所需芯片数 4096KB128KB = 32 片（2）对于128K8 位的 DRAM 片子，选择一行地址进行刷新，取刷新地址A8A0，则 8ms内进行 512 个周期的刷新。按此周期数，5124096 = 128KB ，对一行上的4096 个存储元同时进行刷新。采用异步刷新方式刷新信号的周期为 8ms512 = 15.6 s 以上文章由 808 影视网收集与提供 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 7 页 - - - - - - - - -