2022年FPGA面试题目 .pdf

FPGA面试题相关搜索 : FPGA, 面试1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。答案应该与上面问题一致补充：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。3：时序设计的实质：电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/ 保持时间的而要求。4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。不考虑时钟的skew ，D2 的建立时间不能大于（时钟周期T - D1 数据最迟到达时间T1max+T2max） ；保持时间不能大于（D1 数据最快到达时间T1min+T2min） ；否则 D2 的数据将进入亚稳态并向后级电路传播5：为什么触发器要满足建立时间和保持时间？因 为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0 和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。（比较容易理解的方式）换个方式理解： 需要建立时间是因为触发器的D 段像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来所存状态，从后级门传到前级门需要时间。6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？这也是一个异步电路同步化的问题，具体的可以参考EDACN 技术月刊 20050401 。亚 稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“ 一步同位器 ” ，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 19 页 - - - - - - - - - 须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间 = 时钟周期。更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用。7：系统最高速度计算（最快时钟频率）和流水线设计思想：同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco 是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发器的输出端需要的延时时间是Tco ，经过组合逻辑的延时时间为Tdelay ，然后到达第二个触发器的端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于TcoTdelay Tsetup ，也就是说最小的时钟周期Tmin =Tco Tdelay Tsetup ，即最快的时钟频率Fmax =1/Tmin。FPGA 开发软件也是通过这种方法来计算系统最高运行速度Fmax 。因为Tco 和 Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay ，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N 块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。这就是所谓流水线 技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N 个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。8：时序约束的概念和基本策略？时序约束主要包括周期约束，偏移约束，静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，是设计达到时序要求。附 加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对 FPGA/CPLD输入输出 PAD 附加偏移约束、对全组合逻辑的PAD TO PAD 路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。9：附加约束的作用？作用： 1 ：提高设计的工作频率（减少了逻辑和布线延时）；2：获得正确的时序分析报告； （静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以正确的输出时序报告）3：指定 FPGA/CPLD的电气标准和引脚位置。10 ：FPGA 设计工程师努力的方向：SOPC ， 高速串行I/O ，低功耗，可靠性，可测试性和设计验证流程的优化等方面。随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA 设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug ，将发现bug 的时间提前，这也是一些公司花大力气设计仿真平台的原因。另外随着单板功能的提高、成本的压力，低功耗也逐渐进入 FPGA 设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低，据说 altera 、xilinx都在根据自己的芯片特点整理如何降低功耗的文档。高速串行IO 的应用，也丰富了FPGA 的应用范围，象 xilinx的 v2pro中的高速链路也逐渐被应用。总之，学无止境，当掌握一定概念、方法之后，就要名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 19 页 - - - - - - - - - 开始考虑 FPGA 其它方面的问题了。11 ：对于多位的异步信号如何进行同步？对以一位的异步信号可以使用“ 一位同步器进行同步” ，而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2：特殊的具体应用电路结构,根据应用的不同而不同；3：异步 FIFO 。 （最常用的缓存单元是DPRAM ）12 ：FPGA 和 CPLD 的区别？FPGA 是可编程 ASIC 。ASIC: 专用集成电路， 它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(ApplicaTIon Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。CPLD FPGA 内部结构Product term Lookup T able 程序存储内部 EEPROM SRAM ，外挂 EEPROM 资源类型组合电路资源丰富触发器资源丰富集成度低 高使用场合完成控制逻辑能完成比较复杂的算法速度 慢 快其他资源 PLL 、RAM 和乘法器等保密性可加密一般不能保密CPLD 以 altraMAX7000这种 PLD 为例，可分为三块结构：宏单元（Marocell)，可编程连线（ PIA) 和 I/O控制块。宏单元是PLD 的基本结构，由它来实现基本的逻辑功能。可编程连线负责信号传递，连接所有的宏单元。 I/O 控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制， 三态输出等。这种基于乘积项 （实际就是与或阵列）的 PLD 基本都是由EEPROM 和 Flash 工艺制造的， 一上电就可以工作，无需其他芯片配合。布线方式是全局的，所以延时可预测。CPLD 适合做逻辑设计。FPGA FPGA 基于 LUT ， LUT 本质上就是一个RAM ， 每一个 LUT 可以看成一个有 4 位地址线的 16x1 的 RAM 。这也是为什么FPGA 需要外接一个rom来上电配置。以 xilinx的 Spartan-II为例，主要包括CLBs ，I/O块，RAM 块和可编程连线。在spartan-II中，一个 CLB 包括 2 个 Slices, 每个 slices 包括两个 LUT ， 两个触发器和相关逻辑。Slices 可以看成是 SpartanII实现逻辑的最基本结构。FPGA 的制造工艺确定了FPGA 芯片中包含的LUT 和触发器的数量非常多， 往往都是几千上万， PLD一般只能做到 512 个逻辑单元，而且如果用芯片价格除以逻辑单元数量，FPGA 的平均逻辑单元成本大大低于 PLD 。 所以如果设计中使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用FPGA 就是一个很好选择。13 ：锁存器（ latch ）和触发器（ flip-flop）区别？电平敏感的存储期间称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 19 页 - - - - - - - - - 有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。本质的区别在于：latch是电平触发， reg 是边沿触发。时序设计中尽量使用reg 触发。行为描述中，如果对应所有可能输入条件，有的输入没有对应明确的输出，系统会综合出latch 。比如： always( a or b) / 缺少 else 语句begin if(a=1) q carryout = 0; next_state carryout = 1; next_state carryout = 1; next_state carryout = 0; next_state carryout = 1; next_state carryout = 0; next_state carryout = 0; next_state carryout = 1; next_state carryout = X; next_state = X; end case; end process; 25 ：设计一个自动饮料售卖机，饮料10 分钱，硬币有 5 分和 10 分两种，并考虑找零，1. 画出 fsm （有限状态机）2. 用 verilog编程，语法要符合fpga设计的要求3. 设计工程中可使用的工具及设计大致过程？library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity drink_auto_sale is port(clk: in std_logic; reset:in std_logic; sw101:in std_logic; sw102:in std_logic; buy : out std_logic; back: out std_logic); end drink_auto_sale; architecture Behavioral of drink_auto_sale is type state_type is(st0,st1); signal cs ,ns : state_type; begin process(clk,reset) begin if(reset = 1) then cs = st0; elsif(clkevent and clk = 1) then cs if( sw101 = 1) then 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 19 页 - - - - - - - - - ns = st1; buy= 0; back= 0; elsif(sw102 = 1) then ns = st0; buy= 1; back = 0; else ns = st0 ; buy = 0; back if(sw101 = 1) then ns = st0; buy = 1; back = 0; elsif(sw102 = 1) then ns = st0; buy = 1; back ns = st0; buy= 0; back =0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v. 用 cmos可直接驱动ttl; 加上拉电阻后 ,ttl 可驱动 cmos. 1、当 TTL 电路驱动COMS 电路时，如果TTL 电路输出的高电平低于COMS 电路的最低高电平（一般为3.5V ） ，这时就需要在TTL 的输出端接上拉电阻，以提高输出高电平的值。2、OC 门电路必须加上拉电阻，以提高输出的搞电平值。3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。4、在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。上拉电阻阻值的选择原则包括: 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在 1k 到10k之间选取。对下拉电阻也有类似道理。OC 门电路必须加上拉电阻，以提高输出的搞电平值。OC 门电路要输出 “ 1 ” 时才需要加上拉电阻不加根本就没有高电平在有时我们用OC 门作驱动（例如控制一个LED ）灌电流工作时就可以不加上拉电阻OC 门可以实现 “ 线与 ” 运算OC 门就是集电极开路 输出总之加上拉电阻能够提高驱动能力。29 ：IC 设计中同步复位与异步复位的区别？同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。30 ：MOORE 与 MEELEY 状态机的特征？Moore 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化。Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关。31 ：多时域设计中 ,如何处理信号跨时域？不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。信号跨时钟域同步：当单个信号跨时钟域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步fifo 来实现时钟同步；第三种方法就是采用握手信号。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 19 页 - - - - - - - - - 32 ：说说静态、动态时序模拟的优缺点？静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；33 ：一个四级的Mux, 其中第二级信号为关键信号如何改善 timing.？关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。（为什么？）34 ： 给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入 , 使得输出依赖于关键路径？35 ：为什么一个标准的倒相器中P管的宽长比要比N 管的宽长比大 ? 和载流子有关， P 管是空穴导电，N 管是电子导电，电子的迁移率大于空穴，同样的电场下，N 管的电流大于 P 管，因此要增大P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等。36 ：用 mos 管搭出一个二输入与非门？49 页37 ：画出 NOT,NAND,NOR的符号 ,真值表 ,还有 transistor level的电路？省略38 ：画出 CMOS 的图 ,画出 tow-to-one mux gate.(威盛 VIA 2003.11.06 上海笔试试题 ) ？39 ：用一个二选一mux和一个 inv 实现异或？其中 :B 连接的是地址输入端A 和 A 非连接的是数据选择端,F 对应的的是输出端,使能端固定接地置零(没有画出来 ). 40 ：画出 CMOS 电路的晶体管级电路图,实现 Y=A*B+C(D+E).(仕兰微电子 )？41 ：用与非门等设计全加法器？（华为）数字电子技术基础57 页。 ； . 42 ：A,B,C,D,E进行投票 ,多数服从少数 ,输出是 F( 也就是如果A,B,C,D,E中1 的个数比 0 多,那么 F 输出为1, 否则 F 为0), 用与非门实现 ,输入数目没有限制？F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE + CDE + BDE 43 ：画出一种CMOS 的 D 锁存器的电路图和版图？44 ：LATCH 和 DFF 的概念和区别？名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 9 页，共 19 页 - - - - - - - - - 45 ：latch与 register的区别 ,为什么现在多用register .行为级描述中latch如何产生的？latch是电平触发， register是边沿触发， register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。46 ：用 D 触发器做个二分频的电路？画出逻辑电路？library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity two_de_fre is port(clk: in std_logic; reset:in std_logic; clk_out: out std_logic) ; end two_de_fre; architecture Behavioral of two_de_fre is signal sig_clk: std_logic; begin process(clk) begin if(reset = 1) then sig_clk = 0; elsif(clkevent and clk = 1) then sig_clk = not sig_clk; end if; end process; clk_out = sig_clk; end Behavioral; 显示工程设计中一般不采用这样的方式来设计，二分频一般通过DCM 来实现。通过DCM 得到的分频信号没有相位差。47 ：什么是状态图？状态图是以几何图形的方式来描述时序逻辑电路的状态转移规律以及输出与输入的关系。48 ：用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15 进制的呢？library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity seven_counter is port(reset:in std_logic; clk: in std_logic; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 19 页 - - - - - - - - - counter_out std_logic_vector(2 downto 0); end seven_counter; architecture Behavioral of seven_counter is signal sig_counter : std_logic_vector(2 downto 0); begin process(reset,clk) begin if(reset = 1) then sig_count = 101 ; - 初值为 5 elsif(clkevent and clk = 1) then sig_count = sig_count + 1; end if; end process; counter_out = sig_counter; end Behavioral; 15 进制计数器设计只需将counter_out和 sig_counter改为 4 位就行 ; 49 ：你所知道的可编程逻辑器件有哪些？PAL,PLD,CPLD,FPGA 50 ：用 VERILOG或 VHDL 写一段代码 ,实现消除一个glitch ？将传输过来的信号经过两级触发器就可以消除毛刺。（这是我自己采用的方式：这种方式消除毛刺是需要满足一定条件的，并不能保证一定可以消除）51 ：sram,falsh memory,及 dram 的区别 ? sram ：静态随机存储器， 存取速度快， 但容量小， 掉电后数据会丢失， 不像 DRAM 需要不停的REFRESH ，制造成本较高，通常用来作为快取(CACHE) 记忆体使用flash ：闪存，存取速度慢，容量大，掉电后数据不会丢失dram ：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。52 ：有四种复用方式，频分多路复用，写出另外三种？四种复用方式：频分多路复用（FDMA ） ，时分多路复用（TDMA ） ，码分多路复用（CDMA ） ，波分多路复用（ WDM ）53 ：ASIC 设计流程中什么时候修正Setup time violation 和 Hold time violation?如何修正？见前面的建立时间和保持时间54 ：给出一个组合逻辑电路，要求分析逻辑功能。所谓组合逻辑电路的分析，就是找出给定逻辑电路输出和输入之间的关系，并指出电路的逻辑功能。分析过程一般按下列步骤进行：1：根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数表达式。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 11 页，共 19 页 - - - - - - - - - 2：根据输出函数表达式列出真值表；3：用文字概括处电路的逻辑功能；55 ：如何防止亚稳态？1 降低系统时钟频率2 用反应更快的FF 3 引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发器）。4 改善时钟质量，用边沿变化快速的时钟信号56 ：基尔霍夫定理的内容基尔霍夫定律包括电流定律和电压定律：电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。57 ：描述反馈电路的概念，列举他们的应用。反馈，就是在电路系统中，把输出回路中的电量输入到输入回路中去。反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。电压负反馈的特点：电路的输出电压趋向于维持恒定。电流负反馈的特点：电路的输出电流趋向于维持恒定。58 ：有源滤波器和无源滤波器的区别无源滤波器：这种电路主要有无源元件R、L 和 C 组成有源滤波器：集成运放和R、C 组成，具有不用电感、体积小、重量轻等优点。集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。59 ：什么叫做OTP 片、掩膜片，两者的区别何在？OTP means one time program，一次性编程MTP means multi time program，多次性编程OTP（One Time Program）是 MCU 的一种存储器类型MCU 按其存储器类型可分为MASK( 掩模 )ROM 、OTP( 一次性可编程 )ROM 、FLASHROM等类型。MASKROM的 MCU 价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSHROM的 MCU 程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM 的 MCU 价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。60 、单片机上电后没有运转，首先要检查什么？首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的 5V 。接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“ X10 ” 档。另一个办法是测量复位状态下的IO 口电平，按住复位键不放，然后测量IO 口（没接外部上拉的P0口除外）的电压，看是否是高电平，如果不是高电平，则多半是因为晶振没有起振。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 19 页 - - - - - - - - - 另外还要注意的地方是，如果使用片内ROM 的话（大部分情况下如此，现在已经很少有用外部扩ROM 的了） ，一定要将EA 引脚拉高，否则会出现程序乱跑的情况。有时用仿真器可以，而烧入片子不行，往往是因为 EA 引脚没拉高的缘故（当然，晶振没起振也是原因只一）。经过上面几点的检查，一般即可排除故障了。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如220uF的。遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。61 ：给了 reg 的 setup,hold时间，求中间组合逻辑的delay范围Delay T+T2max,T3holdT1min+T2min 63 ：用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）64 ：用逻辑们画出D 触发器。（威盛 VIA 2003.11.06 上海笔试试题）65 ：16 分频电路中需要多少触发器？66 ：阻塞式赋值和非组塞式赋值的区别？非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中。阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中。67 ：74 、用 FSM 实现 101101的序列检测模块。 （南山之桥）a 为输入端， b 为输出端，如果a 连续输入为 1101 则 b 输出为 1，否则为 0 。例如 a： 0001100110110100100110 b： 0000000000100100000000 请画出 state machine；请用 RTL 描述其 state machine。 （未知）library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity detect_stream is port(clk: in std_logic; reset: in std_logic; data: in std_logic; result : out std_logic); end detect_stream; architecture Behavioral of detect_stream is type state_type is (idle,st0,st1,st2); signal cs ,ns : state_type; signal sig_result :std_logic; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 13 页，共 19 页 - - - - - - - - - begin process(clk,reset) begin if(reset = 1) then cs = idle; result = 0; elsif(clkevent and clk = 1) then cs = ns; result if(data = 1) then ns = st0; sig_result = 0; else ns = idle; sig_result if(data = 1) then ns = st1; sig_result = 0; else ns = idle; sig_result if(data = 0)then ns = st2; sig_result = 0; else ns = idle; sig_result ns = idle; if(data = 1) then sig_result = 1; else sig_result = 0; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 14 页，共 19 页 - - - - - - - - - end if; end case; end process; end Behavioral; 状态图：68 ：用 verilog/vhdl写一个 fifo 控制器 (包括空，满，半满信号) 。 （飞利浦大唐笔试）regN-1:0 memory0:M1; 定义 FIFO 为 N 位字长容量M 八个 always模块实现， 两个用于读写FIFO ，两个用于产生头地址head和尾地址 tail ，一个产生counter计数，剩下三个根据counter的值产生空，满，半满信号产生空，满，半满信号。69 ：现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中， x 为4位二进制整数输入信号。 y 为二进制小数输出，要求保留两位小数。电源电压为35v假设公司接到该项目后，交由我们来负责该产品的设计，试讨论该产品的设计全程。（仕兰微电子）70 ：iir ，fir 滤波器的异同IIR 单位响应为无限脉冲序列FIR 单位响应为有限的iir 幅频特性精度很高，不是线性相位的，可以应用于对相位信息不敏感的音频信号上；fir 幅频特性精度较之于iir 低，但是线性相位， 就是不同频率分量的信号经过fir 滤波器后他们的时间差不变。这是很好的性质。另外有限的单位响应也有利于对数字信号的处理，便于编程，用于计算的时延也小，这对实时的信号处理很重要71:用 Verilog设计一个 5 分频器。5分频，奇数分频都可以类似这么做,只需要改 div1 和 div2 的参数。 div1 为奇数分频除 2的余数。采用上升延和下降延分别触发不同波形，最后叠加的方式产生奇数分频。module divfreq(clk, clk1x, rst, clk1xpose, clk1xnege, coutpose, coutnege); input clk; input rst; output clk1x; output clk1xpose; output clk1xnege; output2:0 coutpose; output2:0 coutnege; reg clk1xpose; reg clk1xnege; reg2:0 coutpose; reg2:0 coutnege; parameter div1 = 2 , div2 = 4; / div1 5 / 2, div2 = 5 - 1 assign clk1x = clk1xpose | clk1xnege; always(posedge clk or negedge rst) begin if(!rst) 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - -