2022年EDA技术考试试题B及详细答案 .pdf

EDA技术第二学期期末试题B卷号： B 时间： 120 分钟 2008 年 6 月专业：电子信息工程学号：姓名：一、填空题（ 20 分，每题 2 分）1、当前 ASIC 制造商都自己开发了HDL 语言，但是都不通用，只有美国国防部开发的（）语言成为了 IEEE. STD_1076标准，并在全世界得到了承认。2、载入 protel的 Schematic 中的（）和（）可满足一般用户需求，两个零件库中含有二极管、三极管、电阻、电容、电感等常用元件。3、零件封装是指（）。4、EDA 技术也称（） ，是在 ( )技术的基础上发展起来的计算机软件系统。5、目 前 世 界 上 有 十 几 家 生 产CPLD/FP GA 的 公 司 ， 最 大 的 三 家 是 ：（） ， ( ) ， LATTIC 。6、顺序描述语句中，（）在 MAX-PLUS 中不被支持。7、 VHDL语句中能被赋予一定值的对象称为客体，主要有常数，信号和变量。其中常数对应代表数字电路中的电源和接地等。信号对应物理设计中的（） 。8、 FPGA 可 分 为 两 大 类 ， 分 别 是SRAM-BASE 和Anti-Fuse 设 计 时 一 般 选 用（）。9、 100mil= （）mm ，7.62mm=( )mil。10、PCB封装元件实际上就是（） 。二、名词解释题（ 20 分，每题 4 分）1 PLD/FPGA 2. 过孔3. 铜膜线4 PROM 、PAL和 PLA 5 自顶向下的 / 自下而上的设计方法三、选择题（ 15 分，每题 3 分）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 7 页 - - - - - - - - - 1下列常用热键具有在元件浮动状态时，编辑元件属性功能的是（）APgUp BTab CSpace bar DEsc 2Design/Options菜单中下列选项不属于开关选项的是： （）ASnap Grid BHidden Pins C Electrical Grid D.Title block 3下列不属于 VHDL 基本程序结构是（）A.CONFIGURATION定义区B.ARCHITECTURE定义区C USE定义区D ENTITY定义区4下列关于 VHDL 中信号说法不正确的是：（）A信号赋值可以有延迟时间，B信号除当前值外还有许多相关值，如历史信息等，变量只有当前值C信号可以是多个进程的全局信号 D 号值输入信号时采用代入符“：=” ，而不是赋值符” =”，同时信号可以附加延时。5. 下列各表达式不正确的是： （）A“1011”SLL=“0110”B Singal a: bit_vector(7 downto 0);a=”10110110”; 则 a(0)= 0C （-5） rem 2= （-1 ）D 5 mod （-2）=（-1 ）四、简答题 (12 分，每题 6 分) 1 原理图设计步骤2 过程调用语句可以并发执行, 但要注意那些问题名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 7 页 - - - - - - - - - 五 论述题（ 13 分）MAX+PLUSII 软件设计流程六VHDL 语言编程题（ 20 分）（1）VHDL 语言编写 2 输入或非门 (5 分) （2）VHDL 语言编写半加器 (6 分) （3）VHDL 语言编写十二进制同步计数器（9 分）引脚定义 : reset 复位 en 计数控制 clk 时钟 qa,qb,qc,qd 计数器输出名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 7 页 - - - - - - - - - EDA技术第二学期期末试题B 答案一 填空题（ 20 分）1、 VHDL 2、 DEVICE.LIB SYMBOLS.LIB 3、 实际零件焊接到电路板时所指示的外观和焊点的位置4、 电子设计自动化电子 CAD技术5、 ALTERA， XI LI NX6、 WAIT7、 电路连接8、SRAM-BASE9、 2.54mm 300mil 10、 元件外观和元件引线端子的图形二 名词解释（ 20 分）1 PLD/FPGA PLD是可编程逻辑器件 （Programable Logic Device ） 的简称，FPGA 是现场可编程门阵列 （Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA 。2. 过孔当需要连接两个层面上的铜膜走线时就需要过孔（Via ） , 过孔又称为贯孔、沉铜孔和金属化孔。过孔分为穿透式（Through ） 、半隐藏式 (Blind)和隐藏式 (Buried) 3. 铜膜线就是连接两个焊盘的导线，称为Track ，一般铜膜线走线在不同层面取不同的走向，例如顶层走水平线，则底层走垂直线。顶层和底层走线之间的连接采用过孔（Via ）连接。4 PROM 、PAL和 PLAPROM ：与阵列固定， 或阵列可编程， 一般用作存储器，其输入为存储器的地址，输出为存储器单元的内容。但输入的数目太大时，器件功耗增加，其局限性大。PLA：与或阵列均可编程，但是其慢速特性和相对PAL 、PROM 而高得多的价格妨碍了它被广泛使用。PAL：或阵列固定，与阵列可编程，其第二代产品GAL具有了可电擦写、可重复编程、可设置加密的功能。5 自顶向下的 / 自下而上的设计方法自下而上的设计方法，使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。第一个层次是行为描述第二个层次是数据流描述第三个层次为逻辑综合三 选择题（ 12 分）1 A 2 D 3 A 4 D 5 B 四 简答题（ 6+6=12 分）名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 7 页 - - - - - - - - - 1 原理图设计步骤（6 分） 设置原理图设计环境 1分 放置元件 1分 原理图布线 1分 编辑与调整 1分 检查原理图 1分 生成网络表 1分2 过程调用语句可以并发执行, 但要注意那些问题: （ 6 分）并发过程调用是一个完整的语句, 在它之前可以加标号 2分并发过程调用语句应带有IN,OUT 或 INOUT的参数 ,他们应该列在过程名后的括号内 2分并发过程调用可以有多个返回值 2分五 论述题MAX+PLUSII软件设计流程（13 分）1) 输入项目文件名(File/Project/Name) 2) 输入源文件 ( 图形、 VHDL 、 AHDL 、Verlog 和波形输入方式) 3) 指定 CPLD型号 (Assign/Device) 4) 设置管脚、下载方式和逻辑综合的方式，若上一步用的是AUTO 则不需设置管脚(Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5) 保存并检查源文件(File/project/Save & Check)文件名与实体名一致。6) 指定管脚 (Max+plus /Floorplan Editor) 7) 保存和编译源文件(File/project/Save & Compile) 8) 生成波形文件 (Max+plus /Waveform Editor) 9) 仿真 (Max+plus /Simulator) 10) 下载配置 (Max+plus /Programmer) 六 VHDL语言编程（ 6+6+10=22 分）（1）2 输入或非门LIBRARY ieee; use ieee.std_logic_1164.all; entity nor2 is port(a,b: in std_logic; y: out std_logic); end nor2; architecture nor_behave of nor2 is begin y=a nor b; end nor_behave; （2）半加器LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY half IS PORT (a, b : IN std_LOGIC; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 7 页 - - - - - - - - - s,co : OUT std_LOGIC); END half; ARCHITECTURE half1 OF half IS signal c,d :std_logic; BEGIN c=a or b; d=a nand b; co=not d; s=c and d; end half1; （3）十二进制同步计数器引脚定义 : reset 复位 en 计数控制 clk 时钟 qa,qb,qc,qd 计数器输出LIBRARY ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count12 is port(clk,reset,en: in std_logic; qa,qb,qc,qd: out std_logic); end count12; architecture behave of count12 is signal count_4: std_logic_vector(3 downto 0); begin qa=count_4(0); qb=count_4(1); qc=count_4(2); qd=count_4(3); process(clk,reset) begin if (reset=0) then count_4=0000; elsif(clkevent and clk=1) then if(en=1) then if(count_4=1011) then count_4=0000; else count_4=count_4+1; end if; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 7 页 - - - - - - - - - end if; end if; end process; end behave; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 7 页 - - - - - - - - -