2022年级《数字逻辑电路》实验指导书.docx

精选学习资料 - - - - - - - - - 课程名称：数字规律电路试验指导书课 时： 8学时1 / 25 名师归纳总结 - - - - - - -第 1 页,共 25 页精选学习资料 - - - - - - - - - 集成电路芯片一、简介数字电路试验中所用到的集成芯片都是双列直插式的,其引脚排列规章如图 11 所示；识别方法是：正对集成电路型号<如 74LS20）或看标记 <左边的缺口或小圆点标记）,从左下角开头按逆时针方向以 1,2,3, 依次排列到最终一脚 <在左上角）；在标准形 TTL 集成电路中,电源端 VCC一般排在左上端,接地端 GND一般排在右下端；如 GND；如集成芯片引脚上的功能标号为 不连接；二、TTL集成电路使用规章74LS20为 14 脚芯片, 14 脚为 VCC,7 脚为 NC,就表示该引脚为空脚,与内部电路1、接插集成块时,要认清定位标记,不得插反；2、电源电压使用范畴为 4.5V5.5V 之间,试验中要求使用 Vcc5V；电源极性肯定不答应接错； 3、闲置输入端处理方法1” ,对于一般小规模集成电路的数据输入端, 1> 悬空,相当于正规律“试验时答应悬空处理；但易受外界干扰,导致电路的规律功能不正常；因此,对于接有长线的输入端,中规模以上的集成电路和使用集成电路较多的复杂电路,全部掌握输入端必需按规律要求接入电路,不答应悬空； 2> 直接接电源电压 VCC<也可以串入一只110K 的固定电阻）或接至某一固定电压 2.4 V4.5V>的电源上,端相接；或与输入端为接地的余外与非门的输出 3> 如前级驱动才能答应,可以与使用的输入端并联；4、输入端通过电阻接地,电阻值的大小将直接影响电路所处的状态；当 R680 时,输入端相当于规律“0” ；当 R4.7 K 时,输入端相当于规律“ 1” ；对于不同系列的器件,要求的阻值不同；5、输出端不答应并联使用<集电极开路门 OC>和三态输出门电路3S>除外）；否就不仅会使电路规律功能纷乱,并会导致器件损坏； 6、输出端不答应直接接地或直接接5V 电源,否就将损坏器件,有时为了使后级电路获得较高的输出电平,答应输出端通过电阻2 / 25 R 接至 Vcc,一般取 R名师归纳总结 - - - - - - -第 2 页,共 25 页精选学习资料 - - - - - - - - - 35.1 K ；1实验名称：组合逻辑电路的设计与测试2课时支配： 2 课时试验一一、试验目的组合规律电路的设计与测试把握组合规律电路的设计与测试方法 二、试验原理 1、使用中、小规模集成电路来设计组合电路是最常见的规律电路；设计 组合电路的一般步骤如图 21 所示；图 21 组合规律电路设计流程图依据设计任务的要求建立输入、输出变量,并列出真值表；然后用规律代数或 卡诺图化简法求出简化的规律表达式；并按实际选用规律门的类型修改规律表 达式；依据简化后的规律表达式,画出规律图,用标准器件构成规律电路；最 后,用试验来验证设计的正确性； 2、组合规律电路设计举例 用“ 与非” 门设计一个表决电路；当四个输入端中有三个或四个为“1” 时,输 出端才为“1” ；设计步骤：依据题意列出真值表如表 21 所示,再填入卡诺图表 22 中；3 / 25 名师归纳总结 - - - - - - -第 3 页,共 25 页精选学习资料 - - - - - - - - - 表 21 D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Z 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1 表 22 DA00 01 11 10 BC00 01 1 1 1 11 1 10 1 由卡诺图得出规律表达式,并演化成“ 与非” 的形式ZABCBCDACDABD 依据规律表达式画出用“ 与非门” 构成的规律电路如图 22 所示；图 22 表决电路规律图用试验验证规律功能在试验装置适当位置选定三个 CC4012；14P 插座,依据集成块定位标记插好集成块按图 22 接线,输入端 A、B、C、D 接至规律开关输出插口,输出端 Z 接规律电平显示输入插口,按真值表 的输出值,验证规律功能,与表 合要求；<自拟）要求,逐次转变输入变量,测量相应 21 进行比较,验证所设计的规律电路是否符4 / 25 名师归纳总结 - - - - - - -第 4 页,共 25 页精选学习资料 - - - - - - - - - 三、试验设备与器件 1、5V直流电源 2、规律电平开关 3、规律电平显示器 4 、直流数字电压表3、CC4011× 2<74LS00）CC4012× 3<74LS20） CC4030<74LS86）CC4081<74LS08） 74LS54 四、试验内容× 2CC4085> CC4001 74LS02> 1、设计用与非门及用异或门、与门组成的半加器电路；要求按本文所述的设计步骤进行,直到测试电路规律功能符合设计要求为止；2、设计一个一位全加器,要求用异或门、与门、或门组成；3、设计一位全加器,要求用与或非门实现；五、试验预习要求1、 依据试验任务要求设计组合电路,并依据所给的标准器件画出规律 图；2、 如何用最简洁的方法验证“ 与或非” 门的规律功能是否完好？3、 “ 与或非” 门中,当某一组与端不用时,应作如何处理？六、试验报告 1、列写试验任务的设计过程,画出设计的电路图； 2、对所设计的电路进行试验测试,记录测试结果；3、组合电路设计体会；注：四路 2332 输入与或非门 74LS54 引脚排列 规律图规律表达式5 / 25 名师归纳总结 - - - - - - -第 5 页,共 25 页精选学习资料 - - - - - - - - - 1实验名称：译码器及其应用2课时支配： 2 课时试验二 译码器及其应用一、试验目的 1、把握中规模集成译码器的规律功能和使用方法 2、熟识数码管的使用 二、试验原理 译码器是一个多输入、多输出的组合规律电路；它的作用是把给定的代码 进行“ 翻译” ,变成相应的状态,使输出通道中相应的一路有信号输出；译码 器在数字系统中有广泛的用途,不仅用于代码的转换、终端的数字显示,仍用 于数据安排,存贮器寻址和组合掌握信号等；不同的功能可选用不同种类的译 码器；译码器可分为通用译码器和显示译码器两大类；前者又分为变量译码器和 代码变换译码器；1、变量译码器 <又称二进制译码器）,甀以表示输入变量的状态,如 2 线 n 个不同4 线、3 线 8 线和 4 线 16 线译码器；如有 n 个输入变量,就有 2 的组合状态,就有 2 n 个输出端供其使用；而每一个输出所代表的函数对应于 n 个输入变量的最小项；以 3 线8 线译码器 74LS138为例进行分析,图 规律图及引脚排列；61a>、b>分别为其其中 A 2、A1、A0为地址输入端,为译码输出端, S1、为使能端；表 61 为 74LS138功能表当 S11,0 时,器件使能,地址码所指定的输出端有信号 <为 0）输出,其它全部输出端均无信号 <全为 1）输出；当 S10,X 时,或S1X,1 时,译码器被禁止,全部输出同时为 1；6 / 25 名师归纳总结 - - - - - - -第 6 页,共 25 页精选学习资料 - - - - - - - - - a> b> 图 31 3 8 线译码器 74LS138 规律图及引脚排列表 31 S1+输入A1A00 1 1 输出1 1 1 1 A21 0 0 0 0 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 ××××1 1 1 1 1 1 1 1 ×1 ×××1 1 1 1 1 1 1 1 二进制译码器实际上也是负脉冲输出的脉冲安排器；如利用使能端中的一个输入端输入数据信息,器件就成为一个数据安排器 又称多路安排器 >,如图 32所示；如在 S1 输入端输入数据信息,0,地址码所对应的输出是 S1 数据信息的反码；如从 端输入数据信息,令 S11、0,地址码所对应的输出就是 端数据信息的原码；如数据信息是时钟脉冲,就数据安排器便成为时钟脉冲安排器；依据输入地址的不同组合译出唯独地址,故可用作地址译码器；接成多路安排器,可将一个信号源的数据信息传输到不同的地点；是二进制译码器仍能便利地实现规律函数,如图 33 所示,实现的规律函数ZABC 7 / 25 名师归纳总结 - - - - - - -第 7 页,共 25 页精选学习资料 - - - - - - - - - 图 32 作数据安排器图33 实现规律函数利用使能端能便利地将两个 3/8译码器组合成一个4/16 译码器,如图34 所示；图 34 用两片 74LS138组合成 4/16 译码器2、数码显示译码器 a 、七段发光二极管 LED>数码管 LED数码管是目前最常用的数字显示器,图35a>、b>为共阴管和共阳8 / 25 名师归纳总结 - - - - - - -第 8 页,共 25 页精选学习资料 - - - - - - - - - 管的电路, c> 为两种不同出线形式的引出脚功能图；一个 LED数码管可用来显示一位09 十进制数和一个小数点；小型数码管<0.5 寸和 0.36 寸）每段发光二极管的正向压降,随显示光 <通常为红、绿、黄、橙色）的颜色不同略有差别,通常约为22.5V,每个发光二极管的点亮电流在 510mA；LED数码管要显示 BCD码所表示的十进制数字就需要有一个专门的译码器,该译码器不但要完成译码功能,仍要有相当的驱动才能； a> 共阴连接 <“ 1” 电平驱动） b> 共阳连接 <“ 0” 电平驱动）c> 符号及引脚功能图 35 LED 数码管 b、BCD码七段译码驱动器此类译码器型号有 74LS47<共阳）, 74LS48<共阴）, CC4511<共阴）等,本试验系采纳 CC4511 BCD码锁存七段译码驱动器；驱动共阴极 LED数码管；图 36 为 CC4511引脚排列9 / 25 名师归纳总结 - - - - - - -第 9 页,共 25 页精选学习资料 - - - - - - - - - 其中 图36 CC4511 引脚排列A、B、C、DBCD码输入端a、b、c、d、e、f、g 译码输出端,输出“1” 有效,用来驱动共阴极LED数码管；测试输入端,“0” 时,译码输出全为“1”消隐输入端,“0” 时,译码输出全为“0”LE锁定端, LE“1” 时译码器处于锁定 <保持）状态,译码输出保持在 LE0 时的数值, LE0 为正常译码；表 32 为 CC4511功能表； CC4511内接有上拉电阻,故只需在输出端与数码管笔段之间串入限流电阻即可工作；译码器仍有拒伪码功能,当输入码超过 1001 时,输出全为“0” ,数码管熄灭；表 3 2 LE ×输入C B A a b c d 输出f g 显示字形D e ×0 ××××1 1 1 1 1 1 1 ×0 1 ××××0 0 0 0 0 0 0 消隐0 1 1 0 0 0 0 1 1 1 1 1 1 0 消隐0 1 1 0 0 0 1 0 1 1 0 0 0 0 0 1 1 0 0 1 0 1 1 0 1 1 0 1 0 1 1 0 0 1 1 1 1 1 1 0 0 1 0 1 1 0 1 0 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 0 0 0 0 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 0 0 1 1 0 1 1 1 0 1 0 0 0 0 0 0 0 0 0 1 1 1 0 1 1 0 0 0 0 0 0 0 消隐0 1 1 1 1 0 0 0 0 0 0 0 0 0 消隐0 1 1 1 1 0 1 0 0 0 0 0 0 0 消隐10 / 25 名师归纳总结 - - - - - - -第 10 页,共 25 页精选学习资料 - - - - - - - - - 0 1 1 1 1 1 0 0 0 0 0 0 0 0 消隐0 1 1 1 1 1 1 0 0 0 0 0 0 0 消隐1 1 1 ××××锁存锁存在本数字电路试验装置上已完成了译码器CC4511和数码管 BS202之间的连接；试验时,只要接通 +5V 电源和将十进制数的 BCD码接至译码器的相应输入端 A、B、C、D 即可显示 09 的数字；四位数码管可接受四组 BCD码输入；CC4511与 LED数码管的连接如图 37 所示；图 37 CC4511 驱动一位 LED数码管三、试验设备与器件1、5V直流电源 2、双踪示波器 3、连续脉冲源 4、规律电平开关 5、规律电平显示器 6、拨码开关组 8、译码显示器9、 74LS138×2 CC4511 四、试验内容 1、数据拨码开关的使用；将试验装置上的四组拨码开关的输出 Ai 、Bi、Ci 、Di 分别接至 4 组显示译码驱动器 CC4511的对应输入口, LE、接至三个规律开关的输出插口,接上+5V 显示器的电源,然后按功能表 32 输入的要求揿动四个数码的增减键 <11 / 25 名师归纳总结 - - - - - - -第 11 页,共 25 页精选学习资料 - - - - - - - - - “ ” 与“ ” 键）和操作与LE、对应的三个规律开关,观测拨码盘上的四位数与 LED数码管显示的对应数字是否一样,及译码显示是否正常； 2、74LS138译码器规律功能测试 将译码器使能端 S1、及地址端 A2、 A1、A0 分别接至规律电平开关输出 口,八个输出端 依次连接在规律电平显示器的八个输入口上,拨动规律 电平开关,按表 31 逐项测试 74LS138的规律功能； 3、用 74LS138译码器实现全加器 4、用两片 74LS138组合成一个 4 线 16 线译码器,并进行试验；五、试验预习要求 1、复习有关译码器的原理； 2、依据试验任务,画出所需的试验线路及记录表格；六、试验报告 1、画出试验线路,把观看到的波形画在坐标纸上,并标上对应的地址码；2、对试验结果进行分析、争论；1实验名称：计数器及其应用2课时支配： 2 课时试验三 计数器及其应用一、试验目的1、学习用集成触发器构成计数器的方法2、把握中规模集成计数器的使用及功能测试方法3、运用集成计数计构成 1/N 分频器二、试验原理计数器是一个用以实现计数功能的时序部件,它不仅可用来计脉冲数,仍常用作数字系统的定时、分频和执行数字运算以及其它特定的规律功能；计数器种类许多；按构成计数器中的各触发器是否使用一个时钟脉冲源来分,有同步计数器和异步计数器；依据计数制的不同,分为二进制计数器,十进制计数器和任意进制计数器；依据计数的增减趋势,又分为加法、减法和可逆计数器；仍有可预置数和可编程序功能计数器等等；目前,无论是TTL 仍是 CMOS 集成电路,都有品种较齐全的中规模集成计数器；使用者只要借助于器件手册供应的功能表和工作波形图以及引出端的排列,就能12 / 25 名师归纳总结 - - - - - - -第 12 页,共 25 页精选学习资料 - - - - - - - - - 正确地运用这些器件；1、用 D 触发器构成异步二进制加减计数器图 51 是用四只 D 触发器构成的四位二进制异步加法计数器,它的连接特点是将每只 D 触发器接成 T'触发器,再由低位触发器的 端和高一位的 CP 端相连接；图 51 四位二进制异步加法计数器如将图 51 稍加改动,即将低位触发器的Q 端与高一位的CP 端相连接,即构成了一个4 位二进制减法计数器；2、中规模十进制计数器CC40192 是同步十进制可逆计数器,具有双时钟输入,并具有清除和置数等功能,其引脚排列及规律符号如图 52 所示；图 52 CC40192 引脚排列及规律符号图中置数端 CPU加计数端 CPD减计数端非同步进位输出端非同步借位输出端 D 0、D1、D2、D3计数器输入端Q0、 Q1、Q2、Q3数据输出端 CR清除端CC40192<同 74LS192,二者可互换使用）的功能如表 13 / 25 51,说明如下：名师归纳总结 - - - - - - -第 13 页,共 25 页精选学习资料 - - - - - - - - - 表 51 CR 输入D1输出CPUCPDD3D 2D0Q3Q2Q1Q01 ×××××××0 0 0 0 ××d c b 0 0 a d c b a 0 1 1 ××××加计数××减计数0 1 1 ××当清除端 CR 为高电平“1” 时,计数器直接清零；CR 置低电平就执行其它功能；当 CR 为低电平,置数端也为低电平常,数据直接从置数端D0、D1、D2、D 3 置入计数器；当 CR 为低电平,为高电平常,执行计数功能；执行加计数时,减计数端 CPD接高电平,计数脉冲由 CPU 输入；在计数脉冲上升沿进行 8421 码十进制加法计数；执行减计数时,加计数端 CPU 接高电平,计数脉冲由减计数端 CPD 输入,表 5 2 为 8421 码十进制加、减计数器的状态转换表；表 5 2 加法计数0 1 2 3 4 5 6 7 8 9 输入脉冲数Q30 0 0 0 0 0 0 0 1 1 输出Q20 0 0 0 1 1 1 1 0 0 Q10 0 1 1 0 0 1 1 0 0 Q00 1 0 1 0 1 0 1 0 1 减计数 3、计数器的级联使用一个十进制计数器只能表示 级联使用；09 十个数,为了扩大计数器范畴,常用多个十进制计数器同步计数器往往设有进位<或借位）输出端,故可选用其进位<或借位）输出信号驱动14 / 25 名师归纳总结 - - - - - - -第 14 页,共 25 页精选学习资料 - - - - - - - - - 下一级计数器；图 5 3 是由 CC40192 利用进位输出掌握高一位的CPU端构成的加数级联图；图 53 CC40192 级联电路4、实现任意进制计数1> 用复位法获得任意进制计数器假定已有 N 进制计数器,而需要得到一个 M 进制计数器时,只要 M N,用复位法使计数器计数到 M 时置“0” ,即获得 M 进制计数器；如图 54 所示为一个由 CC40192 十进制计数器接成的 6 进制计数器； 2> 利用预置功能获 M 进制计数器图 55 为用三个 CC40192 组成的 421 进制计数器；外加的由与非门构成的锁存器可以克服器件计数速度的离散性,保证在反馈置“0”信号作用下计数器牢靠置“0” ；图 54 六进制计数器 图 55 421 进制计数器图 56 是一个特别12 进制的计数器电路方案；在数字钟里,对时位的计数序列是1、15 / 25 名师归纳总结 - - - - - - -第 15 页,共 25 页精选学习资料 - - - - - - - - - 2、 11,12、1、 是12 进制的,且无0 数；如下列图,当计数到13 时,通过与非门产生一个复位信号,使 CC401922> 时十位直接置成 0000,而 CC401921> ,即时的个位直接置成 0001,从而实现了 112 计数；图 56 特别 12 进制计数器三、试验设备与器件1、 5V 直流电源 2、 双踪示波器 3、 连续脉冲源 4、 单次脉冲源 5、 规律电平开关 6、 规律电平显示器 7、 译码显示器 8、 CC4013× 2<74LS74 ）CC40192× 3<74LS192 ）CC4011<74LS00 ）CC4012<74LS20 ）四、试验内容1、测试 CC40192 或 74LS192 同步十进制可逆计数器的规律功能计数脉冲由单次脉冲源供应,清除端 CR、置数端、数据输入端 D3 、D2、D 1、D0 分别接规律开关,输出端 Q3、Q2、Q1、Q0 接试验设备的一个译码显示输入相应插口 A 、B、C、D；和 接规律电平显示插口；按表 51 逐项测试并判定该集成块的功能是否正常；1>清除Q3Q2Q1Q00000,译码数字显示为0；清除功能令 CR=1,其它输入为任意态,这时16 / 25 名师归纳总结 - - - - - - -第 16 页,共 25 页精选学习资料 - - - - - - - - - 完成后,置 CR0 2> 置数CR0,CPU,CPD任意,数据输入端输入任意一组二进制数,令 = 0,观看计数译码显示输出,予置功能是否完成,此后置1； 3> 加计数CR0,CPD1,CPU接单次脉冲源；清零后送入 10 个单次脉冲,观看译码数字显示是否按 8421 码十进制状态转换表进行；输出状态变化是否发生在 CPU 的上升沿；4> 减计数CR0,CPU1,CPD接单次脉冲源；参照 3>进行试验；2、图 53 所示,用两片 CC40192 组成两位十进制加法计数器,输入 1Hz 连续计数脉冲,进行由 0099 累加计数,记录之；3、将两位十进制加法计数器改为两位十进制减法计数器,实现由 之；4、设计一六进制计数器,按图 54 电路进行试验,记录之；5、如何用两片 CC40192 设计一 60 进制计数器；五、试验预习要求1、复习有关计数器部分内容 2、绘出各试验内容的具体线路图 3、拟出各试验内容所需的测试记录表格 4、查手册,给出并熟识试验所用各集成块的引脚排列图 六、试验报告9900 递减计数,记录1、画出试验线路图,记录、整理试验现象及试验所得的有关波形；对试验结果进行分 析；2、总结使用集成计数器的体会；17 / 25 名师归纳总结 - - - - - - -第 17 页,共 25 页精选学习资料 - - - - - - - - - 1试验名称： 移位寄存器及其应用2课时支配： 2 课时试验四 移位寄存器及其应用一、试验目的 1、把握中规模 4 位双向移位寄存器规律功能及使用方法；2、熟识移位寄存器的应用 二、试验原理 实现数据的串行、并行转换和构成环形计数器； 1、移位寄存器是一个具有移位功能的寄存器,是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移；既能左移又能右移的称为双向移位寄存器,只需要转变左、右移的掌握信号便可实现双向移位要求；依据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式；本试验选用的 4 位双向通用移位寄存器,型号为 CC40194 或 74LS194,两者功能相同,可互换使用,其规律符号及引脚排列如图 101 所示；图 101 CC40194 的规律符号及引脚功能其中 D 0、 D1、D2、D3为并行输入端；Q0、Q1、 Q2、Q3 为并行输出端；SR 为右移串行输入端, SL 为左移串行输入端；S1、S0 为操作模式掌握端；为直接无条件清零端；CP 为时钟脉冲输入端； CC40194 有 5 种不同操作模式：即并行送数寄存,右移方向由Q0Q3>,左移 <方向由Q3 Q0）,保持及清零；18 / 25 名师归纳总结 - - - - - - -第 18 页,共 25 页精选学习资料 - - - - - - - - - S1、 S0和端的掌握作用如表101；表 101 功能CP 0 S1输SRSL入D 1D 2D 3Q0输出Q3S0DOQ1Q2清除×××××××××0 0 0 0 送数1 1 ××a b c d 1 a b c d 右移D SR×1 0 1 ××××DSRQ0Q1Q2左移1 1 0 ×D SL××××DSQ1Q2Q3保持1 0 0 ××××××L保持××××××1 ×× 2、移位寄存器应用很广,可构成移位寄存器型计数器；次序脉冲发生器；串行累加器；可用作数据转换,即把串行数据转换为并行数据,或把并行数据转换为串行数据等；本试验争论移位寄存器用作环形计数器和数据的串、并行转换；1 环形计数器 把移位寄存器的输出反馈到它的串行输入端,就可以进行循环移位,如图10 2 所示,把输出端Q3 和右移串行输入端SR 相连接,设初始状态Q0Q1Q2Q31000,就在时钟脉冲作用下Q0Q1Q2Q3将依次变为0100 001000011000 ,如表10 2 所示,可见它是一个具有四个有效状态的计数器,这种类型的计数器通常称为环形 计数器；图 102 电路可以由各个输出端输出在时间上有先后次序的脉冲,因此也可作为次序脉冲发生器；表 102 CP Q0Q1Q2Q30 1 0 0 0 1 0 1 0 0 2 0 0 1 0 3 0 0 0 1 图 102 环形计数器假如将输出QO与左移串行输入端SL 相连接,即可达左移循环移位；2>实现数据串、并行转换 串行 /并行转换器19 / 25 名师归纳总结 - - - - - - -第 19 页,共 25 页精选学习资料 - - - - - - - - - 串行 /并行转换是指串行输入的数码,经转换电路之后变换成并行输出；图 103 是用二片 CC40194<74LS194 ）四位双向移位寄存器组成的七位串 /并行数据转换电路；图 103 七位串行 / 并行转换器电路中S0 端接高电平1,S1 受 Q7 掌握,二片寄存器连接成串行输入右移工作模式；Q7是转换终止标志；当Q71 时, S1 为 0,使之成为S1S001 的串入右移工作方式,当Q70 时, S11,有 S1S0 10,就串行送数终止,标志着串行输入的数据已转换成并行输出了；串行 /并行转换的具体过程如下：转换前,端加低电平,使 1、2 两片寄存器的内容清 0,此时 S1S011,寄存器执行并行输入工作方式；当第一个 CP 脉冲到来后,寄存器的输出状态 Q0Q7 为 01111111,与此同时 S1S0 变为 01,转换电路变为执行串入右移工作方式,串行输入数据由 1 片的 SR端加入；随着 CP 脉冲的依次加入,输出状态的变化可列成表 10-3 所示；表 103 20 / 25 名师归纳总结 - - - - - - -第 20 页,共 25 页精选学习资料 - - - - - - - - - CP Q0Q1Q2Q3Q4Q5Q6Q7说明0 0 0 0 0 0 0 0 0 清零11,说明串行输入结1 0 1 1 1 1 1 1 1 送数2 dO0 1 1 1 1 1 1 1 1 1