2022年计算机组成原理知识点及复习题3.docx

精选学习资料 - - - - - - - - - 运算机组成原理学问点及复习题1、运算机系统中的存贮器系统是指cache、主存贮器和外存贮器；2、冯· 诺依曼机工作的基本方式的特点是按地址拜访并次序执行指令；3、某机字长32 位,其中1 位符号位, 31 位表示尾数；如用定点小数表示,就最大正小数为+（1 2-31）；4、零地址指令的操作数一般隐含在寄存器中；5、算术/ 规律运算单元74181ALU 可完成；6、储备单元是指存放一个机器字的全部存贮元集合；7、在定点二进制运算器中,减法运算一般通过补码运算的二进制加法器来实现；8、相联存贮器是按内容指定方式进行寻址的存贮器；9、某运算机字长 32 位,其储备容量为 4MB ,如按半字编址,它的寻址范畴是 2M ；10、 变址寻址方式中,操作数的有效地址等于变址寄存器内容加上形式地址（位移量）11、主存贮器和 CPU 之间增加 cache的目的是解决 CPU 和主存之间的速度匹配问题；12、 微程序存放在磁盘中；13、单地址指令中为了完成两个数的算术运算,除地址码指明的一个操作数外,另一个常需采纳隐含寻址方式；14、 运算机使用总线结构的主要优点是便于实现积木化,同时削减了信息传输线的条数；15、 同步掌握是由统一时序信号掌握的方式；16、 串行总线主要用于连接主机与外围设备；17、 动态 RAM的特点是每隔肯定时间刷新一遍；18、 在以下储备器中,半导体储备器可以作为主储备器；19、 运算机主频的周期是指时钟周期；20、 CPU芯片中的总线属于内部总线总线；21、电子运算机是一种不需要人工直接干预,和储备的电子设备；22、 总线特点：共享；分时23、地址总线由单方向的多根信号线组成,用于能够自动、 高速、精确的对各种信息进行处理CPU向主存、 外设传输地址信息；数据总线由双方向的多根信号线组成,CPU可以沿这些线从主存或外设读入数据,也可以沿这些线向主存或外设送出数据；掌握总线上传输的是掌握信息,包括 CPU送出的掌握命令和主存 / 外设反馈给 CPU的状态信号；24、 通道是承担 I/O 操作治理的主要部件；25、硬件通常是指一切看得见,摸得到的设备实体；软件通常是泛指各类程序和文件,它们实际上是由一些算法以及其在运算机中的表示所构成的；26、 对于程序设计人员来说,硬件和软件在规律上是等价的；27、数据是运算机加工和处理的对象,能；数据的机器层次表示将直接影响到运算机的结构和性28、 所谓无符号数,就是整个机器字长的全部二进制位均表示数值位（没有符号位）,相当 于数的肯定值；29、 对于真值 0,原码和反码各有两种不同的表示形式,而补码只有唯独的一种表示形式；30、原码、反码表示的正、负数范畴是对称的；但补码负数能多表示一个最负的数（肯定值 最大的负数） ,名师归纳总结 - - - - - - -第 1 页,共 22 页精选学习资料 - - - - - - - - - 31、 如机器字长有 n+1 位,就：原码定点小数表示范畴为：-1-2-n 1-2-n -n 补码定点小数表示范畴为：-1 1-2 32、 如机器字长有 n+1 位,就：原码定点整数的表示范畴为：-2 n-1 2 n-1 -2 n 2 n-1 补码定点整数的表示范畴为：33、 一条指令就是机器语言的一个语句,它是一组有意义的二进制代码；34、 操作码：指明操作的性质及功能；35、 地址码：指明操作数的地址,特别情形下也可能直接给出操作数本身；36、 指令的长度是指一条指令中所包含的二进制代码的位数,它取决于操作码字段的长度、操作数地址的个数及长度；37、查找下一条将要执行的指令地址称为指令寻址,指令寻址比较简洁,它又可以细分为顺序寻址和跳动寻址；38、 Cache 储备系统是为解决主存速度不足而提出来的；39、 虚拟储备系统是为解决主存容量不足而提出来的；40、 储备程序概念： 运算机（指硬件）应由运算器、储备器、掌握器、输入设备和输出设备五大基本部件组成； 运算机内部采纳二进制来表示指令和数据； 将编好的程序和 原始数据事先存入储备器中,然后再启动运算机工作,这就是储备程序的基本含义；41、输入设备的任务是把人们编好的程序和原始数据送到运算机中去,并且将它们转换成计 算机内部所能识别和接受的信息方式；42、 输出设备的任务是将运算机的处理结果以人或其他设备所能接受的形式送出运算机；43、储备器是用来存放程序和数据的部件,它是一个记忆装置,也是运算机能够实现“ 储备程序掌握” 的基础；44、帮助储备器：设置在主机外部,数据,需要时再传送到主存；CPU不能直接拜访,用来存放临时不参加运行的程序和45、高速缓冲储备器：CPU可以直接拜访,用来存放当前正在执行的程序中的活跃部分（副本）,以便快速地向 CPU供应指令和数据；46、运算器是对信息进行处理和运算的部件,常常进行的运算是算术运算和规律运算,因此运算器的核心是算术规律运算部件 ALU；47、掌握器是整个运算机的指挥中心；的寄存器；掌握器中主要包括时序掌握信号形成部件和一些专用48、总线是一组能为多个部件服务的公共信息传送线路,它能分时地发送与接收各部件的信息；49、冯· 诺依曼结构的储备器设计思想：是一种将程序指令储备器和数据储备器合并在一起的储备器结构；指令储备地址和数据储备地址指向同一个储备器的不同物理位置；50、哈佛结构的储备器设计思想：是一种将程序指令储备和数据储备分开的储备器结构；CPU第一到指令储备器中读取指令内容,译码后得到数据地址,再到相应的数据储备器中读取数据,并进行下一步的操作（通常是执行）；51、硬件与软件的关系：硬件是运算机系统的物质基础,软件是运算机系统的灵魂；硬件和软件是相辅相成的,不行分割的整体；52、 硬件软化：原先由硬件实现的操作改由软件来实现；它可以增强系统的功能和适应性；软件硬化：原先由软件实现的操作改由硬件来实现；它可以显著降低软件在时间上的开销；53、固件是指那些储备在能永久储存信息的器件（如 件；ROM）中的程序,是具有软件功能的硬名师归纳总结 - - - - - - -第 2 页,共 22 页精选学习资料 - - - - - - - - - 54、机器字长是指参加运算的数的基本位数,的；它是由加法器、 寄存器、 数据总线的位数打算55、 数据通路宽度：数据总线一次所能并行传送信息的位数,称为数据通路宽度；56、 主存容量：一个主储备器所能储备的全部信息量称为主存容量；57、 虚拟运算机是指以软件或以软件为主实现的机器；58、用“ +” 、 “- ” 号加肯定值来表示数值的大小,用这种形式表示的数值在运算机技术中称为“ 真值” ；59、商定二进制数的最高位为符号位,“0” 表示正号,“1” 表示负号；这种在运算机中使用的表示数的形式称为机器数60、原码表示法的优点是直观易懂,机器数和真值间的相互转换很简洁,用原码实现乘、除运算的规章很简洁；缺点是实现加、减运算的规章较复杂；61、 8421 码又称为 NBCD码,其主要特点是： 它是一种有权码,四位二进制代码的位权从高到低分别为 8、4、2、1； 简洁直观；每个代码与它所代表的十进制数之间符合二进制数和十进制数相互转换的规章； 不答应显现 10101111；这六个代码在 8421 码中是非法码；62、余 3 码其主要特点是： 这是一种无权码, 但也可看作是一种特别的有权码,即在 8421码的基础上加 +3（+0011）形成的,故称余 3 码；在这种编码中各位的“1” 不表示一个固定的十进制数值,因而不直观； 它也是一种对 9 的自补码； 不答应显现 00000010、11011111；这六个代码在余 3 码中是非法码；63、 程序中断方式：外设在作好输入/ 输出预备时,向主机发中断恳求,主机接到恳求后就临时中止原先执行的程序,转去执行中断服务程序对外部恳求进行处理,在中断处理完毕后返回原先的程序连续执行；64、 CPU响应中断的条件：1 CPU 接收到中断恳求信号,第一中断源要发出中断恳求,同时 CPU仍要接收到这个中断恳求信号；2 CPU 答应中断, CPU答应中断即开中断；CPU内部有一个中断答应触发器,只有当其被置位时,CPU才可能响应中断源的中断恳求（中断开放）；如其被复位, CPU处于不行中断状态,即使中断源有中断恳求,CPU也不响应（中断关闭）；3 一条指令执行完毕,一般情形下,务时才能响应中断恳求；CPU 在一条指令执行完毕,且没有更紧迫的任65、 直接储备器存取（DMA）方式： DMA方式是在主储备器和外部设备之间开创直接的数据 通路,可以进行基本上不需要 CPU介入的主存和外设之间的信息传送,这样不仅能保证 CPU 的高效率,而且能满意高速外设的需要；66、 中断源是指中断的来源,即任何引起运算机中断的大事；67、 中断全过程分为五个阶段：中断恳求、中断判优、中断响应、中断处理、中断返回；68、 通道掌握方式与 DMA方式的区分： DMA掌握器是通过特地设计的硬件掌握规律来实 现对数据传送的掌握；而通道就是一个具有特别功能的处理器,它具有自己的指令和程序,通过执行一个通道程序实现对数据传送的掌握,故通道具有更强的独立处理数据输入 / 输出 的功能； DMA 掌握器通常只能掌握一台或少数几台同类设备；而一个通道就可以同时控 制很多台同类或不同类的设备；受 CPU的 I/O 指令, 按指令要求与指定的外设进行联系； 从主存取 69、通道的功能： 出属于该通道程序的通道指令,经译码后向设备掌握器和设备发送各种命令； 实施主存和外设间的数据传送； 从外设获得设备的状态信息,形成并储存通道本身的状态信息,依据要求将这些状态信息送到主存的指定单元,供 CPU使用； 将外设的中断恳求和通道 本身的中断恳求按次序准时报告 CPU；70、 设有一个 8 位信息为 10101100,试求海明编码的生成和校验过程；名师归纳总结 - - - - - - -第 3 页,共 22 页精选学习资料 - - - - - - - - - 1 编码生成 按偶校验有： P1=00100=1 P2=01110=1 P3=0111=1 P4=0101=0 P5=001011=1 可得到用二进制表示的海明码为： 1 1 0 1 0 0 1 1 0 1 0 1 1 2 校验 假设传送后 H11（D7）位发生了错误： 1 1 1 1 0 0 1 1 0 1 0 1 1 出错检错的过程很简洁,只要将接受到的码字重新进行偶校验： S1=100101=1 11,指出 H11 出错；现在H11 S2=101111=1 S3=10111=0 S4=00111=1 S5=1001011=0 所以指误字为01011,其中低4 位有效,相应的十进制数是错成了“1” ,纠错就是将H11位取反让它复原为“0” ；即：错误码： 1 1 1 1 0 0 1 1 0 1 0 1 1 订正后： 1 1 0 1 0 0 1 1 0 1 0 1 1 71、 挑选产生多项式为1011,把 4 位有效信息1100 编成 CRC码； MX=X3X2=1100 MX× X3 =X6 X5=1100000 GX=X3X 1=1011 MXX311000001110010GX10111011MX× X3RX=1100000 010 =1100010 72、 已知 A=0.1011 ,B=-0.1110 ,用补码求： A+B,要求写出运算过程； A 补=0.1011 ,B 补 =1.0010 0.1011 + 1.0010 1.1101 A+B 补=1.1101 ,A+B=-0.0011 名师归纳总结 - - - - - - -第 4 页,共 22 页精选学习资料 - - - - - - - - - 73、 已知 A=0.1011 ,B=-0.0010 ,用补码求： A-B,要求写出运算过程；A 补=0.1011 ,B 补=1.1110 , -B 补 =0.0010 0.1011 + 0.0010 0.1101 A-B 补=0.1101 , A-B=0.1101 74、 X=1011B=11D,Y=111B=7D X 补=0,1011 ,Y 补=0,0111 0,1 0 1 1 + 0,0 1 1 1 1,0 0 1 0 X+Y 补=1,0010 , X+Y=-1110B=-14D 两正数相加结果为-14D,明显是错误的；75、 X=-1011B=-11D,Y=-111B=-7D X补=1,0101 Y补=1,1001 1,0 1 0 1 + 1,1 0 0 1 0,1 1 1 0 X+Y 补=0,1110 , X+Y=1110B=14D 两负数相加结果为14D,明显也是错误的；k位主MAR 地址总线CPU MDR 数据总线n位存容Read 量Write k 2MFC 字76、 CPU对主存进行读 / 写操作时,第一 读或写命令,并在数据总线上交换信息；1 读CPU在地址总线上给出地址信号,然后发出相应的名师归纳总结 读操作是指从CPU送来的地址所指定的储备单元中取出信息,再送给 CPU,其操作过程是：第 5 页,共 22 页地址 MARAB CPU将地址信号送至地址总线 Read CPU发读命令 Wait for MFC 等待储备器工作完成信号- - - - - - -精选学习资料 - - - - - - - - - MARDBMDR 读出信息经数据总线送至CPU 2 写写操作是指将要写入的信息存入CPU所指定的储备单元中,其操作过程是：地址 MARAB CPU 将地址信号送至地址总线数据 MDRDB CPU 将要写入的数据送至数据总线 Write CPU 发写命令 Wait for MFC 等待储备器工作完成信号77、 指令的微操作序列掌握器在实现一条指令的功能时,总要把每条指令分解成为一系列时间上先后有序的最基本、 最简洁的微操作, 即微操作序列； 微操作序列是与 CPU的内部数据通路亲密相关的,不同的数据通路就有不同的微操作序列；储备 总线时钟掌握信号Ad IRoutC PCU指令译码器+1OPIRIRinPCinPCU 内PCout部地址线MAR总 线MAR inMDR in数据线MDRMDR outR0inR0Rn-1YR0out Rn-1inRn-1out Yin ALU inZout掌握信号ALUZ1）加法指令ADD R1,R0 这条指令完成的功能是把R0 的内容作为地址送到主存以取得第一操作数,再与 R1的内容相加,最终将结果送回主存中；即实现： R0R1 R0 1 取指周期名师归纳总结 PCout 和 MARin有效,完成PC经 CPU内部总线送至MAR的操作,记作 PCMAR；第 6 页,共 22 页 通过掌握总线（图中未画出）向主存发读命令,记作Read； 储备器通过数据总线将MAR所指单元的内容（指令）送至MDR,记作 MMARMDR；- - - - - - -精选学习资料 - - - - - - - - - MDRout 和 IRin 有效, 将 MDR的内容送至 出,其操作码字段开头掌握 CU； 使 PC内容加 1,记作 PC+1PC；IR,记作 MDRIR；至此, 指令被从主存中取这条指令的微操作序列的第步为取指令阶段的公共操作,它完成的任务为： PCMAR Read MMAR MDRIR PC1PC 2 取数周期取数周期要完成取操作数的任务,被加数在主存中,加数已放在通用寄存器 R1中； R0out 和 MARin有效,完成将被加数地址送至 向主存发读命令,记作 Read；MAR的操作,记作 R0 MAR； 储备器通过数据总线将 MAR所指单元的内容 （数据） 送至 MDR,同时 MDRout和 Yin 有效,记作 MMARMDRY；3 执行周期执行周期完成加法运算的任务,并将结果写回主存； R1out 和 ALUin 有效,同时 CU向 ALU发“ ADD” 掌握信号, 使 R1的内容和 Y 的内容相加,结果送寄存器 Z 中,记作 R1+Y Z； Zout 和 MDRin有效,将运算结果送 MDR,记作 Z MDR； 向主存发写命令,记作 Write ；2）转移指令 JC A 这是一条条件转移指令,如上次运算结果有进位（C=1）,就转移；如上次运算结果无进位（ C=0）,就次序执行下一条指令；设A 为位移量,转移地址等于PC的内容加位移量；相应的微操作序列如下：1 取指周期 与上条指令的微操作序列完全相同；2 执行周期 假如有进位（ C=1）,就完成 PC+APC的操作,否就跳过以下几步； PCout 和 Yin 有效,记作 PCY（C=1）； Ad IRout和 ALUin 有效,同时CU向 ALU发“ ADD” 掌握信号,使IR 中的地址码字段A和 Y 的内容相加,结果送寄存器Z,记作 AdIR+Y Z （C=1） ； Zout 和 PCin 有效,将运算结果送 PC,记作 Z PC （C=1） ；78、调相制 （PE） 2 调频制（ FM）3 改进的调频制 （MFM）4 改进的改进型调频制（M2FM）数据序列为： 101110001,画出 翻转形式；磁记录方式的磁头线圈中脉冲电流在记录介质上相应磁化名师归纳总结 - - - - - - -第 7 页,共 22 页精选学习资料 - - - - - - - - - T0数据序列1 0 1 1 1 0 0 0 1 PE FM MFM M 2FM 79、 设有一个盘面直径为 18 in 的磁盘组,有 20 个记录面,每面有 5in 的区域用于记录信息,记录密度为 100 道/in （TPI）和 1000b/in （bpi ）,转速为 2400 r/min,道间移动时间为 0.2ms,试运算该盘组的容量、数据传送率和平均存取时间；每一记录面的磁道数 N为 N5 in/ 面× 100 道/in 500 道/ 面最内圈磁道的周长为 L=× 18-2 × 5in=25.12 in 以最内圈磁道的周长当作每条磁道的长度,故该盘组的储备容量（非格式化容量）为 C=1000b/in× 25.12in/道× 500 道/ 面× 20 面=251.2 × 106 b=31.4 × 106 B 磁回旋转一圈的时间为 t=1/2400r/min× 60s/min =0.025s=25ms 数据传送率为 Dr= 每一道的容量 / 旋转一圈的时间 =25120/25=1004.8b/ms=1.0048× 106 b/s =0.1256× 106 B/s =0.1256 MB/s 平均存取时间为 Ta0+0.2*499/2+0+25/2ms60 ms 80、 用 512K × 16 位的 RAM储备器芯片组成一个 1）数据寄存器多少位？（1 分） 2）地址寄存器多少位？（2 分） 3）共需要多少个这样的器件？（2 分）4）画出此储备器的组成框图 . （5 分）解：1数据寄存器32 位; 2M× 32 的半导体只读储备器,试问：名师归纳总结 2地址寄存器23 位;2M× 32bit=2M × 32/8B=221× 2 2=2 23第 8 页,共 22 页3共需要 8 片 RAM;2M× 32/ 512K× 16=84储备器的组成原理入图1- - - - - - -精选学习资料 - - - - - - - - - RAM CPRAMRAMRAM512K 16 数据D31 D0 D 31D 1RAMCS 2 RAMCS 3 512K 寄存器CS 0 D 15D 0 RAM3216 位CS 1 地址寄存器23A 212:4 CS0 A 20A 2 A 22···位译码器CS3 图 1 81、 某机器中,已知配有一个地址空间为0000 1FFF16的 ROM区域,现在用一个SRAM芯片（ 8K× 8 位）形成一个 16K× 16 位的 ROM区域,起始地址为（2000）16；假设 SRAM芯片有CS和 WE掌握端, CPU地址总线 A15 A0,数据总线为 D15 D0,掌握信号为 R/W（读 / 写）,MREQ（当储备器读或写时,该信号指示地址总线上的地址是有效的）的储备器,画出地址译码方案；画出 ROM与 RAM同 CPU连接图；要求：满意已知条件解：储备器地址空间分布如图2 所示,分三组,每组8K× 16 位；由此可得储备器方案要点如下：组内地址： A12 A0（ A0 为低位）；组号译码使用2：4 译码器；8 位,另一片组成低8 位；RAM 1,RAM 2 各用两片 SRAM芯片位进行并联连接,其中一片组成高用 MREQ作为 2： 4 译码器使能掌握端,该信号低电平（有效）时,译码器工作；CPU的 R/W信号与 SRAM的 WE端连接,当R/W=1时储备器执行读操作,当R/W=0时,储备器执行写操作；如图3 图 2 名师归纳总结 - - - - - - -第 9 页,共 22 页精选学习资料 - - - - - - - - - CPU 图 3 82、 求证： X补+ Y 补 = X + Y 补（mod 2 ）解：（1）x > 0 , y > 0 , 就 x + y > 0 X 补+ Y 补 = x + y = X + Y 补（ mod 2 ） 2 x > 0 , y < 0 , 就 x + y > 0 或 x + y < 0 由于 X 补= x , Y 补 = 2 + y 所以 X 补+ Y 补 = x + 2 + y = 2 + （x + y ）当 x+y>0 时, 2+x+y>2 ,进位 2 必丢失,又因 x+y>0, 所以X补+ Y 补 =x+y= X + Y 补（mod 2 ）当 x+y<0 时, 2+x+y<2 ,又因 x+y<0, 所以X 补+ Y 补 =x+y= X + Y 补（mod 2 ）（ 3）x < 0 , y > 0 , 就 x + y > 0 或 x + y < 0 这种情形和第 2 种情形一样,把 x 和 y 的位置对调即得证；（4）x < 0 , y < 0 , 就 x + y < 0 由于 X 补= 2 + x , Y 补 = 2 + y 所以 X 补+ Y 补 = 2 + x + 2 + y = 2 + （2 + x + y）上式其次部分肯定是小于 2 大于 1 的数,进位 2 必丢失,又因（x+y） <0 所以 X 补+ Y 补 = 2 + （x + y ）= X + Y 补（mod 2 ）83、某运算机字长 32 位,有 16 个通用寄存器, 主存容量为 1M字,采纳单字长二地址指令,共有 64 条指令,试采纳四种寻址方式（寄存器、直接、变址、相对）设计指令格式；解： 64 条指令需占用操作码字段（OP）6 位,源寄存器和目标寄存器各 4 位,寻址模式（ X）2 位,形式地址（D）16 位,其指令格式如下： 31 26 25 22 21 18 17 16 15 0 OP 目标源X D 寻址模式定义如下：名师归纳总结 X= 0 0 寄存器寻址操作数由源寄存器号和目标寄存器号指定第 10 页,共 22 页X= 0 1 直接寻址有效地址 E= D X= 1 0 变址寻址有效地址 E= Rx D - - - - - - -精选学习资料 - - - - - - - - - X= 1 1 相对寻址 有效地址 E= （PC） D 其中 Rx 为变址寄存器（ 10 位）,PC为程序计数器（ 20 位）,位移量 D可正可负；该指令格式可以实现 RR型, RS型寻址功能；84、 如图 B2.1 表示使用快表（页表）的虚实地址转换条件,快表存放在相联存贮器中,其中容量为 8 个存贮单元；问：当 CPU 按虚拟地址1 去拜访主存时,主存的实地址码是多少？页号页内地址当 CPU 按虚拟地址2 去拜访主存时,主存的实地址码是多少？当 CPU 按虚拟地址3 去拜访主存时,主存的实地址码是多少？页号该页在主存中的起始地址虚拟地址33 42000 15 0324 1 25 38000 7 0128 7 96000 6 2 60000 48 0516 4 40000 3 15 80000 5 50000 30 70000 图 B2.1 解：（1） 用虚拟地址为 1 的页号 15 作为快表检索项,查得页号为 15 的页在主存中的起始地址为 80000,故将 80000 与虚拟地址中的页内地址码 0324 相加,求得主存实地址码为80324；主存实地址码 = 96000 + 0128 = 96128 虚拟地址 3 的页号为 48,当用 48 作检索项在快表中检索时,没有检索到页号为 48 的页面,此时操作系统暂停用户作业程序的执行,转去执行查页表程序；如该页面在主存中,就将该页号及该页在主存中的起始地址写入主存；如该页面不存在, 就操作系统要将该页面从外存调入主存,然后将页号及其在主存中的起始地址写入快表；85、 已知 x = - 0.01111 ,y = +0.11001,求 x 补, -x 补, y 补, -y 补,x + y = ？ ,x y = ？解： x 原 = 1.01111 x 补 = 1.10001 所以： -x 补 = 0.01111 y 原 = 0.11001 y 补 = 0.11001 所以： -y 补 = 1.00111 x 补 11.10001 x 补 11.10001 + y 补 00.11001 + -y 补 11.00111 x + y 补 00.01010 x - y 补 10.11000 所以： x + y = +0.01010 由于符号位相异,结果发生溢出名师归纳总结 - - - - - - -第 11 页,共 22 页精选学习资料 - - - - - - - - - 86、 假设机器字长16 位,主存容量为128K 字节,指令字长度为16 位或 32 位,共有128条指令,设计运算机指令格式,要求有直接、立刻数、相对、基值、间接、变址六种寻址方式；解：由已知条件,机器字长 16 位,主存容量 128KB / 16= 64K 字,因此 MAR = 16 位,共128 条指令,故 OP字段占 7 位；采纳单字长和双字长两种指令格式,其中单字长指令用于算术规律和 I / O 类指令,双字长用于拜访主存的指令； 15 9 5 4 3 2 1 0 OP R1R2 15 9 8 6 5 3 2 0 OP X R 2D寻址方式由寻址模式 X 定义如下： X = 000 直接寻址 E = D（64K） X = 001 立刻数 D = 操作数 X = 010 相对寻址 E = PC + D PC = 16 位 X = 011 基值寻址 E = R b + D ,Rb =16 位 X = 100 间接寻址 E = （D）X = 101 变址寻址 E = R X + D , RX = 10 位87、某机字长 32 位,常规设计的储备空间32M ,如将储备空间扩至 256M,请提出一种可能方案；解：可采纳多体交叉存取方案,即将主存分成8 个相互独立、 容量相同的模块M0,M1,M2,M7,每个模块 32M× 32 位；它各自具备一套地址寄存器、数据缓冲寄存器,各自以同等的方式与 CPU传递信息,其组成结构如图 B3.3：图 B3.3 名师归纳总结 CPU拜访 8 个存贮模块,可采纳两种方式：一种是在一个存取周期内,同时拜访8 个存贮模第 12 页,共 22 页块,由存贮器掌握器掌握它们分时使用总线进行信息传递；另一种方式是： 在存取周期内分时拜访每个体,即经过1 / 8存取周期就拜访一个模块；这样,对每个模块而言,从CPU给出访存操作命令直到读出信息,仍旧是一个存取周期时间；而对 CPU来说, 它可以在一个存取周期内连续拜访8 个存贮体,各体的读写过程将重叠进行；- - - - - - -精选学习资料 - - - - - - - - - 88、 图 B3.1 所示的处理机规律框图中,有两条独立的总线和两个独立的存贮器；已知指令存贮器 IM 最大容量为 16384 字（字长 18 位）,数据存贮器 DM最大容量是 65536 字（字长16 位）；各寄存器均有“ 打入”（ Rin ）和“ 送出”（Rout ）掌握命令,但图中未标出；图 B3.1 设处理机指令格式为： 17 10 9 0 OP X 加法指令可写为“ADD X（R1）” ；其功能是（ AC0） + （Ri） + X ） AC1,其中（Ri ）+ X）部分通过寻址方式指向数据存贮器,现取 Ri 为 R1；试画出 ADD指令从取指令开头到执行结束的操作序列图,写明基本操作步骤和相应的微操作掌握信号；解：加法指令“ADD X（Ri）” 是一条隐含指令,其中一个操作数来自 AC0,另一个操作数在数据存贮器中,地址由通用寄存器的内容（Ri）加上指令格式中的 X 量值打算,可认为这是一种变址寻址；因此,指令周期的操作流程图如图 外；B3.4,相应的微操作掌握信号列在框图名师归