2022年计算机组成课程方案报告CISC.docx

精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用X X 学 院课程设计说明书 <论文）课程设计题目：组成原理课程设计同学姓名：学 号：院 系：专业班级：指导老师姓名及职称：起止时间： 年月年月课程设计评分：<教务处制）内容摘要：通过 EDA开发软件 Quertus ,设计一台嵌入式的 8 位 CISC 模型运算机 <采纳定长 CPU周期或变长CPU周期）,并运行能完成肯定功能的机器语言程序进行验证,程序功能可以是以下两个之一：求出 1 到任意一个整数 N 之间的全部奇数之和并输出显示,和为单字长 <说明： N 从开关输入,和从数码管输出,然后输出显示停止）；先通过VHDL 语言将全部部件<ALU、LS273 等）设计出来,然后依据顶层电路图做出顶层电路,最终进行引脚锁定和波形仿真、功能仿真；关键词： CISC VHDL 顶层电路 功能仿真目 录课程设计题目 -1 设计目的 -1 设计题目及要求 -1设计方案模型机总体设计 -1名师归纳总结 微程序掌握器的组成原理框图-2 第 1 页,共 13 页- - - - - - -精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用模型机机器指令格式和指令系统-2 时序产生器的设计原理准时序波形图-2 微程序流程图 -3 微程序掌握器单元 -4 汇编语言源程序 -5 机器语言的源程序 -5 设计的过程与步骤 设计各单元电路 -5 设计 CISC模型机的顶层电路图 -7 模型机的各单元 VHDL源程序 -7 模型机的单元电路图及系统顶层电路图-18 模型机的功能仿真和硬件验证-23 设计总结 -25 参考文献 -25 课程设计题目：组成原理课程设计 嵌入式的 8 位 CISC模型机设计一、设计目的 通过课程设计加深对运算机各功能部件的懂得；把握数据信息流和掌握信息流的流淌和实现过程,建立起整机概念；培育设计、开发和调试运算机的才能；提高使用 EDA 工具软件和可编程器件芯片的基本技能；培育科学讨论的独立工作才能,取得工程设计与组装调试的实践和体会；二、设计题目及要求 设计一台 8位的 CISC模型机,要求具有以下验证程序所要求的功能：求出 1 到任意一个整数N 之间的全部奇数之和并输出显示,和为单字长；说明：N 从开关输入,和从数码管输出,然后输出显示停止；要求同学把握CISC 模型机的组成和工作原理,学会Quertus EDA软件的使用,能用VHDL硬件描述语言设计一个能完成肯定功能的模型运算机,并通过仿真一个程序的执行来验证模型机设计的正确性；三、设计方案1. 模型机的总体设计 模型机的总体设计的内容包括确定各种部件的设置以及它们之间的数据通路结构；CISC模型机由 CISC ALU、状态条件寄存器、微处理器、地址寄存器AR、ROM和 RAM储备器等组成；微处理器由算术规律运算单元累加器 AC、数据暂存器 DR、通用寄存器 R0R2、程序计数器 PC、指令寄存器 IR、操作掌握器和时序产生器组 成； CISC模型机的操作掌握器采纳微程序掌握器；依据模型机功能要求,画出如图 1所示模型机数据通路框 图；名师归纳总结 - - - - - - -第 2 页,共 13 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用 图 1 模型机数据通路框图 2. 微程序掌握器的组成原理框图 微程序掌握器组成原理框图如图 2；它主要由掌握器、微指令寄存器和地址转移规律电路三大部分组 成,其中微指令寄存器分为微地址寄存器和微命令寄存器两部分；图 2 微程序掌握器组成原理框图 3. 模型机机器指令格式和指令系统 CISC模型机的指令系统采纳复杂的指令格式、多种指令字长度和多种寻址方式,但指令功能强大,单条指令的执行速度较慢；依据所要求的功能,模型机的指令系统共设计了8条不同的功能指令；指令字长度有单字长 <1个字节）和双字长 <2个字节）两种；寻址方式有三种,分别是寄存器寻址、直接寻址和立刻寻址；这8条指令是 IN1< 输入）, MOV<将一个数送入寄存器）,INC<自增 1）, JMP<无条件跳转）,OUT1<输出）；CMP<比较）, JB<小于跳转）, ADD<两数相加）,模型机的指令系统中共有8条基本指令,表1出每条指令的助记符号、指令格式和功能；表1 8 条机器指令的助记符号、指令格式和功能4时序产生器的设计原理准时序波形图CISC微处理器的时钟信号Q和清除信号 CLR由外部输入,节拍脉冲信号Ti 由时序产生器产生；图3述了节拍脉冲信号与外部时钟信号、清除信号的时序关系；图3 T1 、T2、T3、T4与CLR、 Q之间的时序关系图名师归纳总结 - - - - - - -第 3 页,共 13 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用由图 3看出,节拍脉冲信号 T1、T2、T3、T4实际上是以 Q为时钟输入信号的计数状态经过译码器译码后生成的,因此可写出节拍脉冲信号的规律表达式,并用 层电路调用；VHDL语言实现之,然后将它创建为一个元件符号,供顶假如系统的时钟掌握信号 <即工作脉冲 P）是在 T1、T2、T3或T4的中间产生,且上升沿有效,就它产生方法是：先将 Q取反,再和节拍脉冲信号 Ti 相“ 与” 得到；5. 微程序流程图依据模型机的数据通路图 <图 4）以及全部指令在 CISC模型机中的操作过程,画出全部机器指令的微程序流程图,如图 4所示；图中每个框为一个CPU周期 <包含 T1T4共4个节拍脉冲周期）对应于一条微指令；框中上面的十六进制数表示的是当前微指令在掌握储备器中的微地址；框中下面的十六进制数表示的是当前微指令的后续微坡地；在编写微指令时,图中的菱形框从属于它上面的方框；图4 CISC 模型机中全部机器指令的微程序流程图6、微程序掌握器单元 1） 设计微指令格式和微指令代码表CISC模型机系统使用的微指令采纳全水平型微指令,字长25位,其中微指令字段17位, P字段 2位,后续微地址6位；名师归纳总结 由微指令格式和微程序流程图编写的微指令代码表2所示第 4 页,共 13 页- - - - - - -精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用表 2 微指令代码表2） 设计地址转移规律电路地址转移规律电路是依据微程序流程图4中的菱形部分及多个分支微地址,利用微地址寄存器的异步置“ 1”端,实现微地址的多路转移；在图 4中进行 P1> 高电平有效 >测试时 , 依据指令的操作码 I7 I4 强制修改后继微地址的低 4位,在 P2><高电平有效）测试时,依据借位标志 FC和零标志 FZ进行两路分支,并且都在T4内形成后继微指令的微地址；由于微地址寄存器中的触发器异步置“1”端低电平有效,与üA4üA0对应的异步置 “1”掌握信号 SE5SE1的规律表达式为：<üA5的异步置 “1”端SE6实际未使用）：R1存放预备参与累加运算的奇数,R2存放累加7. 汇编语言源程序算法思想为：采纳R0寄存器存放从开关输入的任意一个整数,的和,用一个循环程序实现如下：功能IN1R0 从开关输入任意一个整数 nR0 MOV R1,1 将立刻数 1R1<R1用于存放参与运算的奇数）MOV R2,0 将立刻数 0R2 R2用于存放累加和 > L1:CMP R0,R1 将R0的整数 n与R1的奇数进行比较 , 锁存 CY和ZI JB L2 小于 , 就转到 L2处执行ADD R1,R2 否就 , 累加求和 , 并将 R1的内容加 2, 形成下一个奇数INC R1 INC R1 JMP L1 无条件跳转到 L1处连续执行L2: OUT R2 输出累加和JMP L2 循环显示名师归纳总结 - - - - - - -第 5 页,共 13 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用 8、机器语言的源程序依据设计的指令格式, 将汇编语言源程序手工转换成机器语言源程序, 并将其设计到模型机的ROM中去；与汇编语言源程序对应的机器语言源程序如下: 助记符地址 <十六进制）机器代码功能IN1 R0 00 10000000 <SW ） R0 MOV R1,1 01 10010001 1 R1 02 00000001 MOV R2,0 03 10010010 0 R2 04 00000000 L1:CMP R0,R1 05 10100001 <R0 ）-<R1）,锁存 CY和ZI JB L2 06 10110000 如小于,就 L2PC 07 00001101 ADD R1,R2 08 11000110 <R1 ）+<R2） R2 INC R1 09 11010001 <R1）+1R1 INC R1 0A11010001 <R1 ）+1R1 JMP L1 0B 11100000 L1 PC 0C 00000101 L2: OUT R2 0D 11111000 <R2） LED JMP L2 0E 11100000 L2 PC 0F00001101 四、设计的过程与步骤1、设计各单元电路VHDL语言文件 <.vhd ）或者电路图形描述文件.gdf>对第一设计出模型机中全部的单元部件,可以使用模型机中的各个部件进行设计,并使之成为可供系统调用的元件符号； ALU单元算术规律运算单元ALU可执行三种运算,即加、比较和加1运算； ALU的三种运算受 S0、S1掌握； 状态条件寄存器单元状态条件寄存器用来在进行比较运算时锁存借位标志 内容作为判定的依据；<FC/CY）和零标志 <FZ/ZI ）,在进行条件转移时其 暂存寄存器、通用寄存器、地址寄存器、指令寄存器单元模型机中暂存寄存器、通用寄存器、地址寄存器、指令寄存器都采纳 8位数据寄存器 LS273元件,只是上述各个寄存器实体的命名分别为：AC,DR,R0,R1,R2,AR,IR 1：2安排器单元1：2安排器单元用来将 ALU的运算结果或通用寄存器的内容 <经3选1多路挑选器）回送到数据总线,或者将ALU的运算结果或通用寄存器的内容送往输出设备显示； 3选1数据挑选器单元3选1数据挑选器单元 MUX3在数据输入掌握信号 SW_B、只读储备器片选掌握信号 CS的掌握下,用来从外部输入数据端 ID7.0、4选1多路挑选器的输出端 N17.0 和只读储备器 ROM的输出端 N27.0 挑选一个 8位的数据进入内部数据总线 4选1数据挑选器单元4选1数据挑选器单元 MUX4在数据输入掌握信号 C<R0_B）、 D<R1_B）、 E<R2_B）、 F<ALU_B）的掌握下,用来从有三个通用寄存器的数据输出端和 ALU的数据输出端挑选一个 8位的数据输入 1：2安排器的数据输入端； 程序计数器单元程序计数器单元的元件符号如图 4-24 ,它在掌握信号的掌握下具有清“0” ,置计数初值和加 1功能,其作用是保证程序的次序执行,在执行跳转指令时,通过修改 PC的值达到程序转移分支的目的；程序计数器 PC的输出直接送往地址寄存器 AR<LS273芯片） 主储备器单元CISC模型机由于只运行完成肯定功能的程序而不需要进行数据处理,所以只采纳 ROM芯片作为它的主存储器单元,没有配置读写储备器 RAM芯片；它的主储备器单元是一片 256× 8位的 ROM芯片,如图 4-25 所示；ADDR7.0 为8位坡地输入端,CS为片选信号, DOUT7.0 为8位数据输出端；在 CISC模型机中, ROM芯片的读操作时序如图 4-26 所示； ROM的读操作仅与片选信号 CS有关, CS为低电平有效,有效电平的范畴为一个 CPU周期；名师归纳总结 - - - - - - -第 6 页,共 13 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用 时序产生器单元时序产生器主要用来产生节拍脉冲信号<T1、 T2、T3、T4）,对各种掌握信号实施时间上掌握；时序产生器单元元件符号如图4-27 所示,它内容采纳一个2位一般计数器,计数值译码后产生节拍脉冲信号<T1、T2、T3、 T4）, Q为外部时钟输入信号； 微程序掌握器单元微程序掌握器器由地址转移规律电路 ADDR、微地址寄存器 aa、掌握储备器 CONTROM 和微命令寄存器MCOMMAND 等几部分组成；为了便利电路的设计与连线,在进行本模型机微程序掌握器单元内部结构设计时,增加了 F1、F2和F3共三个用于多根单线与总线之间转换的器件；a、 地址转换规律电路 <ADDR）b、 微地址寄存器 <aa）微地址寄存器 aa 设计的试验操作方法说明 : 它需要采纳 Quertus 的 VHDL文本设计法和电路图形设计法相结合的方法完成；第一用 VHDL文本设计法完成触发器 MMM元件符号的创建,然后用图形输入设计法完成微地址寄存器 aa 元件符号创建；c、 掌握储备器 <CONTROMd、 微命令寄存器 <MCOMMANDe、 微地址转换器 F1 f 、 地址转换器 F2 g、 地址转换器 F2 h微程序掌握器单元 crom设计的试验操作方法说明 : 第一用 Quertus 文本设计法完成地址转换规律电路ADDR、掌握储备器 CONTROM、微命令寄存器 MCOMMAND、微地址转换器 F1、微地址转换器 F2和微地址转换器F3等元件符号的创建；然后用 QuertusII 的文本输入法和图形输入设计法相结合的方法完成微地址寄存器aa元件符号创建；最终用图形输入设计法完成微程序掌握器单元 2、设计 CISC模型机的顶层电路图 在完成了 CISC模型机的全部单元元件的设计后,就可以进行 作；其顶层电路的功能也可直接采纳 VHDL语言程序来描述；五、模型机的各单元 VHDL 源程序-ALU 的 VHDL 源程序 ALU.vhd LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.all；ENTITY ALU IS PORT A: IN STD_LOGIC_VECTOR7 DOWNTO 0>B: IN STD_LOGIC_VECTOR7 DOWNTO 0>S1,S0: IN STD_LOGIC ；BCDOUT: OUT STD_LOGIC_VECTOR7 DOWNTO 0> CY,ZI: OUT STD_LOGIC ；>；END ALU ；ARCHITECTURE A OF ALU IS crom编译和元件符号创建；CISC模型机的顶层电路或顶层文件设计工SIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR8 DOWNTO 0> BEGIN PROCESSS1,S0> BEGIN IFS1='0' AND S0='0'> THEN -ADD ；AA<='0'&A ；BB<='0'&B ；TEMP<=AA+BB；BCDOUT<=TEMP7 DOWNTO 0>；CY<=TEMP8> ；IF TEMP="100000000"> THEN 名师归纳总结 - - - - - - -第 7 页,共 13 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用ZI<='1' ；ELSE ZI<='0' ；END IF ；ELSIFS1='0' AND S0='1'> THEN -CMPSUB> BCDOUT<=A-B ；IFA<B> THEN CY<='1' ；ZI<='0' ；ELSIFA=B> THEN CY<='0' ；ZI<='1' ；ELSE CY<='0' ；ZI<='0' ；END IF ；ELSIFS1='1' AND S0='0'> THEN -INC AA<='0'&A ；TEMP<=AA+1 ；BCDOUT<=TEMP7 DOWNTO 0>；CY<=TEMP8> ；IF TEMP="100000000"> THEN ZI<='1' ；ELSE ZI<='0' ；END IF ；ELSE BCDOUT<="00000000" ；CY<='0' ；ZI<='0' ；END IF ；END PROCESS ；END A ；-状态条件寄存器的 VHDL 源程序 LS74.vhd LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164.ALL ENTITY LS74 IS PORT ；LDFR: IN STD_LOGIC；CY,ZI: IN STD_LOGIC；FC,FZ: OUT STD_LOGIC >；END LS74 ；ARCHITECTURE A OF LS74 IS BEGIN PROCESSLDFR> BEGIN IFLDFR'EVENT AND LDFR='1'> THEN FC<=CY ；FZ<=ZI ；END IF ；END PROCESS ；END A ；- 8 位数据寄存器的 VHDL 源程序 LS273.vhd LIBRARY IEEE ；名师归纳总结 - - - - - - -第 8 页,共 13 页精选学习资料 - - - - - - - - - USE IEEE.STD_LOGIC_1164.ALL；个人资料整理仅限学习使用ENTITY LS273 IS PORT D: IN STD_LOGIC_VECTOR7 DOWNTO 0>CLK: IN STD_LOGIC；O: OUT STD_LOGIC_VECTOR7 DOWNTO 0> >；END LS273 ；ARCHITECTURE A OF LS273 IS BEGIN PROCESSCLK> BEGIN IFCLK'EVENT AND CLK='1'> THEN O<=D ；END IF ；END PROCESS ；END A ；- 1：2 安排器的 VHDL 源程序 FEN2.vhd LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164.ALL；ENTITY FEN2 IS PORT WR,LED_B:IN STD_LOGIC；X:IN STD_LOGIC_VECTOR7 DOWNTO 0>；W1,W2:OUT STD_LOGIC_VECTOR7 DOWNTO 0> >；END FEN2 ；ARCHITECTURE A OF FEN2 IS BEGIN PROCESSLED_B,WR> BEGIN IFLED_B='0' AND WR='0'> THEN W2<=X ；ELSE W1<=X ；END IF ；END PROCESS ；END A ；-3 选 1 数据挑选器单元 VHDL 源程序 MUX3.vhd LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164.ALL；ENTITY MUX3 IS PORT ID:IN STD_LOGIC_VECTOR7 DOWNTO 0>；SW_B,CS:IN STD_LOGIC；N1,N2:IN STD_LOGIC_VECTOR7 DOWNTO 0> EW:OUT STD_LOGIC_VECTOR7 DOWNTO 0> >；END MUX3 ；ARCHITECTURE A OF MUX3 IS BEGIN PROCESSSW_B,CS> BEGIN IFSW_B='0'> THEN EW<=ID ；名师归纳总结 - - - - - - -第 9 页,共 13 页精选学习资料 - - - - - - - - - 个人资料整理 仅限学习使用ELSIFCS='0'>THEN EW<=N2 ；ELSE EW<=N1 ；END IF ；END PROCESS ；END A ；-4 选 1 数据挑选器单元 VHDL 源程序 MUX4.vhd LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164.ALL；ENTITY MUX4 IS PORT C,D,E,F: IN STD_LOGIC；X1,X2,X3,X4: IN STD_LOGIC_VECTOR7 DOWNTO 0> W: out STD_LOGIC_VECTOR7 DOWNTO 0> >；END MUX4 ；ARCHITECTURE A OF MUX4 IS SIGNAL SEL: STD_LOGIC_VECTOR3 DOWNTO 0> BEGIN ；SEL<=F&E&D&C；PROCESSSEL> BEGIN - CASE SEL IS - WHEN "1110"=> - W<=X1 ；- WHEN "1101"=> - W<=X2 ；- WHEN "1011"=> - W<=X3 ；- WHEN "0111"=> - W<=X4 ；- WHEN OTHERS => - NULL ；-END CASE ；IFSEL="1110"> THEN -R0_out W<=X1 ；ELSIFSEL="1101"> THEN -R1_out W<=X2 ；ELSIFSEL="1011"> THEN -R2-out W<=X3 ；ELSIFSEL="0111"> THEN -ALU_out W<=X4 ；ELSE null ；END IF ；END PROCESS ；END A ；-程序计数器单元 VHDL 源程序 PC.vhd LIBRARY IEEE ；名师归纳总结 USE IEEE.STD_LOGIC_1164.ALL；第 10 页,共 13 页USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY PC IS PORT - - - - - - -精选学习资料 - - - - - - - - - load,LDPC,CLR: IN STD_LOGIC；个人资料整理仅限学习使用D: IN STD_LOGIC_VECTOR7 DOWNTO 0>O: OUT STD_LOGIC_VECTOR7 DOWNTO 0> >；END PC ；ARCHITECTURE A OF PC IS SIGNAL QOUT: STD_LOGIC_VECTOR7 DOWNTO 0> BEGIN PROCESSLDPC,CLR,load> ；BEGIN IFCLR='0'> THEN QOUT<="00000000" ；ELSIFLDPC'EVENT AND LDPC='1'> THEN IFload='0'> THEN QOUT<=D ； -BUS->PC ELSE QOUT<=QOUT+1 ； -PC+1 END IF ；END IF ；END PROCESS ；O<=QOUT ；END A ；-主储备器单元 VHDL 源程序 ROM16.vhd LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY ROM16 IS PORT DOUT:OUT STD_LOGIC_VECTOR7 DOWNTO 0> ADDR:IN STD_LOGIC_VECTOR7 DOWNTO 0> CS:IN STD_LOGIC ；>；END ROM16 ；ARCHITECTURE A OF ROM16 IS BEGIN DOUT<="10000000" WHEN ADDR="00000000" AND CS='0' ELSE"10010001" WHEN ADDR="00000001" AND CS='0' ELSE "00000001" WHEN ADDR="00000010" AND CS='0' ELSE "10010010" WHEN ADDR="00000011" AND CS='0' ELSE "00000000" WHEN ADDR="00000100" AND CS='0' ELSE "10100001" WHEN ADDR="00000101" AND CS='0' ELSE "10110000" WHEN ADDR="00000110" AND CS='0' ELSE "00001101" WHEN ADDR="00000111" AND CS='0' ELSE "11000110" WHEN ADDR="00001000" AND CS='0' ELSE "11010001" WHEN ADDR="00001001" AND CS='0' ELSE "11010001" WHEN ADDR="00001010" AND CS='0' ELSE "11100000" WHEN ADDR="00001011" AND CS='0' ELSE "00000101" WHEN ADDR="00001100" AND CS='0' ELSE "11111000" WHEN ADDR="00001101" AND CS='0' ELSE "11100000" WHEN ADDR="00001110" AND CS='0' ELSE "00001101" WHEN ADDR="00001111" AND CS='0' ELSE "00000000" ；END A ；-时序产生器单元的 VHDL 源程序 COUNTER.vhd LIBRARY IEEE ；名师归纳总结 - - - - - - -第 11 页,共 13 页精选学习资料 - - - - - - - - - USE IEEE.STD_LOGIC_1164.ALL；个人资料整理仅限学习使用USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALLENTITY COUNTER IS PORT Q,CLR: IN STD_LOGIC；T2,T3,T4: OUT STD_LOGIC >；END COUNTER ；ARCHITECTURE A OF COUNTER IS SIGNAL X: STD_LOGIC_VECTOR1 DOWNTO 0> BEGIN PROCESSQ,CLR> BEGIN IFCLR='0'> THEN T2<='0'；T3<='0'；T4<='0'；X<="00" ；ELSIFQ'EVENT AND Q='1'> THEN X<=X+1 ；T2<=NOT X1>> AND X0>；T3<=X1> AND NOT X0>>；T4<=X1> AND X0>；END IF ；END PROCESS ；END A ；-地址转换规律电路的 VHDL 源程序 ADDR.vhd LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164.ALL；ENTITY ADDR IS PORT I7,I6,I5,I4:IN STD_LOGIC；FZ,FC,T4,P1,P2:IN STD_LOGICSE6,SE5,SE4,SE3,SE2,SE1:OUT STD_LOGIC >；END ADDR ；ARCHITECTURE A OF ADDR IS BEGIN SE6<='1'；SE5<=NOTNOT FC OR FZ>AND P2 AND T4>；SE4<=NOTI7 AND P1 AND T4>；SE3<=NOTI6 AND P1 AND T4>；SE2<=NOTI5 AND P1 AND T4>；SE1<=NOTI4 AND P1 AND T4>；END A ；-触发器 MMM 的 VHDL 源程序 MMM.vhd LIBRARY IEEE ；USE IEEE.STD_LOGIC_1164.ALL ENTITY MMM IS PORT ；SE:IN STD_LOGIC ；T2:IN STD_LOGIC ；D:IN STD_LOGIC ；名师归纳总结 - - - - - - -第 12 页,共 13 页精选学习资料 - - - - - - - - - CLR:IN STD_LOGIC；个人资料整理仅限学习使用UA:OUT STD_LOGIC >；END MMM ；ARCHITECTURE A OF MMM IS BEGIN PROCESSCLR,SE,T2> BEGIN IFCLR='0'> THEN UA<='0' ；ELSIFSE='0'>THEN UA<='1' ；ELSIFT2'EVENT AND T2='1'> THEN UA<=D ；END IF ；END PROCESS ；名师归纳总结 - - - - - - -第 13 页,共 13 页