2022年计算机硬件技术基础PPT电子课件教案大学.docx

精选学习资料 - - - - - - - - - 运算机硬件 第四章 中心处理器 CPU技术 介绍 CPU的：基 进展和现状 性能指标础 新技术应用 接口封装 第四章 微型机的中心处理器 CPU 4.1 CPU概述运算 4.2 CPU的主要技术参数机 4.3 微处理器中所采纳的新技术硬 4.4 单指令多数据流技术件 4.5 CPU的封装与接口类型技 4.6 典型 CPU介绍术基础 第2 页 4.1 CPU概述 分代 开头岁月 Intel CPU 其他CPU计 第一代 1978 8086/8088算 其次代 1984 80286机 第三代 1987 80386 DX/SX 80486硬 第四代 1990 SX/DX/DX2/DX4 件 Pentium AMD K5 Cyrix 6X86/6x86MX 技 第五代 1993 Pentium MMX IDT WinChip C6 WinChip2 3D 术 Pentium Pro AMD K6 基 第六代 1996 Pentium II Celeron AMD K6-2 Pentium III AMD K6-3 础 Pentium 4 AMD K7 Athlon / 64 第七代 2000 Pentium D/EE AMD Thunderbird Pentium在拉丁文里面就是 “五”的意思 第3 页 4.2 CPU的主要技术参数 4.2.1 位、字节和字长 位：CPU的最小储备单位,有 “ 0”和“ 1”两种取值；计 字节： CPU的最小拜访单位, 8位组成的；算 字长： CPU一次能处理的二进制数, CPU中ALU 的处理机 位数；硬 CPU依据其处理信息的字长可以分为：八位、十六位、三件 十二位及六十四位微处理器等；技术 Intel x86系列 CPU基 8位 8080、8085础 16位8086、80186、80286 32位 386、486、Pentium、PII、PIII 、P4 64位 Itanium安腾、 P4 F、Pentium D/EE 第4 页 4.2.2 时钟频率 主频：驱动 CPU工作的周期性循环脉冲信号的频率,是CPU内核整数和浮点运算器电路的实际运行频率；其周计 期为时钟周期；多个时钟周期组成一个机器周期,多个算机器周期组成一个指令周期；机 外频：CPU外频也叫前端总线频率或系统总线时钟频硬 率,是由主板为 CPU供应的基准时钟频率；件倍频： CPU主频、倍频、外频三者的关系：技 主频外频 ×倍频；术超频：超频就是在实际使用中让 CPU工作在高于额定的基 工作频率上；础 CPU Pentium P II P III P4 外频 6066 66100 100133 100266 主频 75200 233450 450733 13.8G 第5 页 4.2.3 L1和L2 Cache的容量和速率 L1和L2 Cache的容量和工作速率对提高微机速度起计 关键作用；算 L1 Cache：一般在 CPU内部,容量为几十 KB ； L2 Cache：可在 CPU内部或外部,一般为几百 KB 几机 MB ；硬 L2 Cache对提高整数运算速度有显著作用；件技术基础 第6 页 4.2.4 工作电压 CPU 的工作电压： 5V 3.3V 12V运算 早期 CPU8086486时代的工作电压一般为 5V；标 准的 TTL Transistor- Transistor Logic数字电路工作机 电压为 5V；硬 早期 Pentium CPU工作电压一般为 3V左右；这是由件 于：技CPU的制造工艺提高,低电压工作牢靠性有保证；术 减小 CPU功耗,减小发热量； CPU功耗与电源电基 压的平方成正比；础 节能；笔记本专用的 CPU和Pentium4的工作电压一般为 1.2 1.8V； 第7 页 4.2.5 地址总线宽度、数据总线宽度 地址总线宽度计 地址总线宽度打算了 CPU可以拜访的物理地址空 间,简洁地说就是 CPU究竟能够使用多大容量的内算 存；机8086 20位,最大储备器空间 1MB；硬 8028624位,最大储备器空间 16MB；件8038632位,最大储备器空间 4GB；技 Pentium Pro 36位,最大储备器空间 64GB；术 数据总线宽度基名师归纳总结 - - - - - - -第 1 页,共 4 页精选学习资料 - - - - - - - - - 数据总线负责整个系统的数据流量的大小,而数据础总线宽度就打算了 CPU与二级高速缓存、内存以及输 入/输出设备之间一次数据传输的信息量；数据总线宽度与 CPU位宽可能不一样；数据总线宽度与总线位宽可能不一样；第8 页 4.2.6 制造工艺 半导体材料工艺 目前均为 CMOS工艺；计 TTLTransistor- Transistor Logic 晶体管规律算 NMOSN-Channel MOS N沟道金属氧化物半导体机 PMOSP-Channel MOS P沟道金属氧化物半导体硬 CMOSComplementary Metal Oxide Simeconductor件 互补金属氧化物半导体, CMOS工艺 IC功耗与频率成技 正比,与电压的平方成正比；术线宽 指芯片上的最基本功能单元的宽度,缩小线宽 可以提高集成度, Pentium CPU一般使用 0.60.13微米基 线宽,最新技术是 0.09微米础 铜配线技术 以往芯片内部使用铝连线,现在普遍采 用导电特性更好的铜配线技术,可以提高 CPU的集成度 和工作频率； 第9 页 4.3 微处理器中所采纳的新技术 4.3.1 流水线与超标量结构 非流水线指令的执行过程：计 1 取指令：从内存读取这条指令；算 2 译码：将指令翻译成操作命令； 3 取操作数：从内存中读取执行该条指令所需的操作数；机 4 执行指令： CPU指定部件实际执行这条指令；硬 5 回写：将执行的结果送回内存或寄存器中；件技 取指令 FI 译码D 取操作数 FO 执行指令 E 回写W术基 一条指令必需在前一条指令的五个步骤执行完后才能执行础 下一条指令；不肯定全部指令都有五步；第 10 页 4.3.1 流水线与超标量结构 流水线pipeline：是 Intel首次在 486芯片中开头使用计 的；流水线工作方式将不同指令的各个步骤并行化；执行一条指令的步骤越多细化,流水线长度越长,流水算 线效率越高；机 影响流水线效率的另 2个因素：硬数据相关性 指令的执行需要前一条指令的结果；件 分支 掌握转移；技术 时钟 1 2 3 4 5 6 7 8 9基 指令 1 FI D FO E W FI D FO E 指令 2础 FI D FO E W FI D FO 指令 3 FI D FO E W FI D 指令 4 FI D FO E W FI 指令5 FI D FO E W 第 11 页 4.3.1 流水线与超标量结构 超标量 superscalar: 在CPU中存在多个相同的功能部计 件,可以依据指令的需要动态安排功能部件,组成多条流算 水线；这种设计就叫超标量技术；机采纳超标量技术的 CPU集成了多个 ALU 、多个 FPU、硬 多个译码器,以并行处理的方式来提高性能；件Pentium是Intel系列 CPU中最早采纳超标量结构的处理技 器；带有 2条独立的处理管线,抱负情形下每周期执行 2条术 指令； 部件 1基 部件 2 .础 部件n 超标量处理器每个周期所使用到的执行单元用蓝色 表示,可见每个周期都有执行单元闲暇；第 12 页 超线程 Hyper Threading技术 超线程 Hyper Threading: 在单个处理器基础上供应两 个规律处理器,这两个规律处理器共享相同的物理执行单计 元,而从软件的角度来看,操作系统可以象拥有两个物理算 处理器那样为这两个规律处理器安排不同的线程；机 Pentium 4共有 7个执行单元,平均只有 23个单元在使硬 用状态,在超标量结构中闲暇的功能部件得到利用；件 部件 1技 部件 2 .术 部件 n基 图中红色和蓝色分别为两个线程占用的础 功能部件； Pentium 4 Northwood B领先支持 HT； Windows XP 的后期版本支持超线程；第 13 页名师归纳总结 - - - - - - -第 2 页,共 4 页精选学习资料 - - - - - - - - - 双核技术 双核CPU: 在CPU内部计 封装两个处理器内核；双核算 和多核 CPU是今后 CPU的发机 展方向； intel最新的 2005年双核硬 CPU：件 Pentium D 和Pentium技 Extreme Edition；其中术 Pentium D不支持超线程但基 Pentium Extreme Edition支础 持超线程； 第 14 页 4.3.2 高速缓存技术 Cache的工作原理是基于程序拜访的局部性：计 1. 时间局部性：假如一个储备项被拜访,就可能该项会 很快被再次拜访；算机 2. 空间局部性：假如一个储备项被拜访,就该项及其邻近的项也可能很快被拜访；硬件Cache储备器：容量较小、速度较快的静态储备器 SRAM技 主储备器：容量较大、速度较慢的动态储备器 DRAM 术基础 Cache 主储备器 CPU SRAM DRAM 第 15 页 4.3.2 高速缓存技术计 命中： CPU拜访储备器数据时,数据已在于 Cache 中算 就称为命中；命中的概率为命中率；机Cache掌握：命中时,只需直接拜访 Cache即可；假如硬 未命中,需要将主储备器数据拷贝到 Cache中,再拜访件 Cache；技Cache比主存的容量小得多； Cache的储备容量术 越大,命中率也越高；太小会使命中率太低；过大不仅基 会增加成本；础 第 16 页 4.3.2 高速缓存技术 影响 Cache命中率的因素： Cache容量 /主储备器容量计 一般考虑性能价格比的折中；采纳 2级或3级Cache,可算 以以较低的成本获得较高的命中率；机 Cache块和主储备器块的相联关系硬 按效率由低到高同时实现由简洁到复杂排列：件 直接 组相联 全相联技 替换策略：确定替换出的 Cache块的方法术 先进先出策略 FIFO: First In First Out：是把最先调入的基 Cache字块替换出去；础 最近最少使用策略 LRU: Least Recently Used：把当前近 期Cache中使用次数最少的那块信息块替换出去；LRU策略优于 FIFO策略,但 LRU实现复杂； 第 17 页 4.3.3 Cache技术的实现 Cache技术： 多级Cache：不前大多数 CPU为两级 Cache,高端 CPU可计 能为 3级Cache；分级 Cache可以以较小的成本获得较高的算 命中率；如：机 Pentium III采纳 32KB L1Cache256KB全速 L2 Cache；硬 Itanium采纳32KB L1 256KB全速 L2 2MB L3 Cache件 数据与指令 Cache：由于数据拜访和指令拜访之间不存在技 局部性规律,所以 L1 Cache 将数据和指令 Cache分开,有术 利于提高效率；基 Cache速度： L1 Cache一般和 CPU内核同步, L2 Cache础 运行速度有半速和全速两种；第 18 页 4.3.3 Cache技术的实现 L1 Cache CPU L2 Cache L3 Cache计 内部算 80486DX 8KB混合型 无 无机 Pentium 8KB8KB 无 无 Pentium MMX 16KB16KB 512KB 无硬 Pentium 16KB16KB 512KB 半速 无件 Celeron 16KB16KB 无 / 128KB半速 无技 Pentium 16KB16KB 256KB 全速 无术 Celeron 16KB16KB 128KB 全速 无基 Pentium 4 8KB12KB Trace Cache 256KB 无础 Xeon MP 16KB16KB 256KB 全速 1MB Itanium 16KB16KB 256KB 全速 2-4MB 第 19 页 4.4 单指令多数据流技术 处理器虽然只能执行单个指令序列,但能将那些指令 同时应用于多个独立的数据；我们称之为“单指令多数计 据” SIMDSingle Instruction Multiple Data 处理器；算 它答应 CPU 同时对 2、4、8 个数据进行并行处理；有效地机 提高了 CPU 对 视频 、音频等多媒体方面的处理速度；硬 SIMD 的详细表达是指令集的扩充,主要包括：件 MMX Intel Pentium MMX 技 侧重提高多媒体数据处理速度,定点运算；术 3D NOW AMD K6-2 基 侧重提高 3维变换,浮点运算；础 SSEIntel Pentium 增强浮点运算才能；名师归纳总结 - - - - - - -第 3 页,共 4 页精选学习资料 - - - - - - - - - SSE2 、SSE3Intel Pentium 4 第 20 页名师归纳总结 - - - - - - -第 4 页,共 4 页