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Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-date计算机组成原理习题大题计算机组成原理综合模拟试卷01 计算机组成原理综合模拟试卷01三 应用题 1. （11分）设机器字长32位，定点表示，尾数31位，数符1位，问：（1）定点原码整数表示时，最大正数是多少？最大负数是多少？（2）定点原码小数表示时，最大正数是多少？最大负数是多少？ 解：（1）定点原码整数表示： 最大正数：0 111 111 111 111 111 111 111 111 111 1111 数值 = （231 1）10 最大负数：0 111 111 111 111 111 111 111 111 111 1111 数值 = -（231 1）10 （2）定点原码小数表示： 最大正数值 = （1 2-31 ）10 最大负数值 = -（1 2-31 ）102. （11分）设存储器容量为32字，字长64位，模块数m = 4，分别用顺序方式和交叉方式进行组织。存储周期T = 200ns,数据总线宽度为64位，总线周期 = 50ns .问顺序存储器和交叉存储器的带宽各是多少？ 解：信息总量： q = 64位 ×4 =256位 顺序存储器和交叉存储器读出4个字的时间分别是： t2 = m T = 4×200ns =8×10 7 (s) t1 = T + (m 1) = 200 + 3×50 = 3.5 ×10 7 (s) 顺序存储器带宽是： W1 = q / t2 = 32 ×107 （位/ S） 交叉存储器带宽是： W2 = q / t1 = 73 ×107 （位/ S）3. （11分）指令格式如下所示，OP为操作码字段，试分析指令格式特点。 31 26 22 18 17 16 15 0 解：（1）操作码字段为6位，可指定 26 = 64种操作，即64条指令。 （2）单字长（32）二地址指令。 （3）一个操作数在原寄存器（共16个），另一个操作数在存储器中（由变址寄 存器内容 + 偏移量决定），所以是RS型指令。 （4）这种指令结构用于访问存储器。4. （11分）已知某机采用微程序控制方式，其存储器容量为512×48（位），微程序在整个控制存储器中实现转移，可控制微程序的条件共4个，微指令采用水平型格式，后继微指令地址采用断定方式，如图所示： 操作控制 顺序控制 （1） 微指令中的三个字段分别应多少位？ （2） 画出对应这种微指令格式的微程序控制器逻辑框图。 解：（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件， 故该字段为4位，（如采用字段译码只需3位），下地址字段为9位，因为控制容量为512单元，微命令字段是（ 48 4 - 9 ）= 35 位。（2）对应上述微指令格式的微程序控制器逻辑框图B1.2如下：其中微地址寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器OP码，各状态条件以及判别测试字段所给的判别标志（某一位为1），其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。5 （11分）画出PCI总线结构图，说明三种桥的功能。 解：PCI总线结构框图如图B1.3所示： 图.B1.3PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / PCI桥，PCI / LAGACY桥。在PCI总线体系结构中，桥起着重要作用：（1） 它连接两条总线，使总线间相互通信。（2） 桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。（3） 利用桥可以实现总线间的卒发式传送。6 （11分）某机用于生产过程中的温度数据采集，每个采集器含有8位数据缓冲寄存器一个，比较器一个，能与给定范围比较，可发出“温度过低”或“温度过高”的信号，如图B1.1所示。主机采用外设单独编址，四个采集器公用一个设备码，共用一个接口，允许采用两种方式访问： （1） 定期巡回检测方式，主机可编程指定访问该设备中的某一采集器。 （2） 中断方式，当采集温度比给定范围过底或过高时能提出随机中断请求，主机应能判别是哪一个采集器请求，是温度过低或过高。 请拟定该接口中有哪些主要部件（不要求画出完整的连线图），并概略说明在两 种方式下的工作原理。 图B1.1 解：数据采集接口方案设计如图B1.4所示。 现结合两种工作方式说明上述部件的工作。（1）定期检寻方式： 主机定期以输出指令DOA、设备码；（或传送指令）送出控制字到A寄存器，其中用四位分别指定选中的缓冲寄存器（四个B寄存器分别与四个采集器相应）。然后，主机以输入指令DIA、设备码；（或传送指令）取走数据。（2）中断方式：比较结果形成状态字A' ，共8位，每二位表示一个采集器状态：00 正常 ，01 过低 ，10 过高。有任一处不正常（A' 中有一位以上为“1”）都将通过中断请求逻辑（内含请求触发器、屏蔽触发器）发出中断请求。中断响应后，服务程序以DIA、设备码；或传送指令）取走状态字。可判明有几处采集数据越限、是过高或过低，从而转入相应处理。 图B1.4计算机组成原理综合模拟试卷02三 .应用题1. （11分）求证： X · Y 补=X补 （-Y0 + Yi 2-i ） 证明：设x补=x0x1x2xn , y补=y0y1yn（1） 被乘数x 符号任意，乘数y符号为正。 根据补码定义，可得 x补 = 2+x=2n+1 + x （mod 2） y补 = y 所以 x补·y补 = 2n+1·y + x·y=2（y1y2yn）+x·y其中（y1y2yn）是大于0的正整数，根据模运算性质有 2（y1y2yn）= 2 （mod 2）所以 x补·y补=2+x·y= x·y补 （mod 2）即 x·y补=x补·y补=x补·y 1 （2） 被乘数x 符号任意，乘数y符号为负。 x补=x0.x1x2xn y补=1.y1y2yn=2+y （mod 2）由此y=y补2=0.y1y2yn 1所以 x·y=x（y1y2yn）x x·y补= x（y1y2yn）补-x补又 （y1y2yn）>0，根据式 1 有 x（y1y2yn）补 = x补（0.y1y2yn）所以 x·y补= x补（0.y1y2yn）-x补 2 （3） 被乘数x和乘数y符号都任意。将式 1 和式 2 两种情况综合起来，即得补码乘法的统一算式，即 x·y补= x补（0.y1y2yn）x补·y0 = x补（-y00.y1y2yn） =x补 （-y0 + yi 2-i ） 证毕2. （11分）某计算机字长16位，主存容量为64K字，采用单字长单地址指令，共有64条指令，试采用四种寻址方式（立即、直接、基值、相对）设计指令格式。 解：64条指令需占用操作码字段（OP）6位，这样指令余下长度为10位。为了覆盖主存64K字的地址空间，设寻址模式（X）2位，形式地址（D）8位，其指令格式如下： 15 10 9 8 7 0 OP X D寻址模式定义如下：X= 0 0 直接寻址 有效地址 E=D（256单元）X= 0 1 间接寻址 有效地址 E= (D）（64K）X= 1 0 变址寻址 有效地址 E= (R)D （64K）X= 1 1 相对寻址 有效地址 E=（PC）D （64K）其中R为变址寄存器（16位），PC为程序计数器（16位），在变址和相对寻址时，位移量D可正可负。3. （11分）如图B2.1表示使用快表（页表）的虚实地址转换条件，快表存放在相联存贮器中，其中容量为8个存贮单元。问：（1） 当CPU 按虚拟地址1去访问主存时，主存的实地址码是多少？（2） 当CPU 按虚拟地址2去访问主存时，主存的实地址码是多少？（3） 当CPU 按虚拟地址3去访问主存时，主存的实地址码是多少？ 图B2.1 解：（1） 用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324。 （2） 主存实地址码 = 96000 + 0128 = 96128 （3） 虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主存中的起始地址写入快表。4. （11分）假设某计算机的运算器框图如图B2.2所示，其中ALU为16位的加法器（高电平工作），SA 、SB为16位锁存器，4个通用寄存器由D触发器组成，O端输出， 其读写控制如下表所示： 读控制 R0 RA0RA1 选择 1 1 1 1 0 0 0 1 1 x 0 1 0 1 x R0 R1 R2 R3 不读出 写控制 W WA0WA1 选择 1 1 1 1 0 0 0 1 1 x 0 1 0 1 xR0 R1 R2 R3 不写入 要求：（1）设计微指令格式。 （2）画出ADD，SUB两条微指令程序流程图。 解：各字段意义如下：F1读ROR3的选择控制。 F2写ROR3的选择控制。 F3打入SA的控制信号。 F4打入SB的控制信号。 F5打开非反向三态门的控制信号LDALU。 F6打开反向三态门的控制信号LDALU ，并使加法器最低位加1。 F7锁存器SB清零RESET信号。 F8 一段微程序结束，转入取机器指令的控制信号。 R 寄存器读命令 W寄存器写命令（2）ADD、SUB两条指令的微程序流程图见图B2.3所示。 图B2.3 5. （11分）画出单机系统中采用的三种总线结构。 三种系统总线结构如图B2.4： 图B2.46. （11分）试推导磁盘存贮器读写一块信息所需总时间的公式。 解：设读写一块信息所需总时间为Tb，平均找到时间为Ts，平均等待时间为TL，读写一块信息的传输时间为Tm，则：Tb=TsTLTm。假设磁盘以每秒r转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/秒。又假设每块的字数为n，因而一旦读写头定位在该块始端，就能在Tm（n / rN）秒的时间中传输完毕。TL是磁盘旋转半周的时间，TL=（1/2r）秒，由此可得： Tb=Ts1/2rn/rN 秒计算机组成原理综合模拟试卷03三.应用题 1. （11分）已知 x = - 0.01111 ，y = +0.11001， 求 x 补 ， -x 补 ， y 补 ， -y 补 ，x + y = ？ ，x y = ？ 解： x 原 = 1.01111 x 补 = 1.10001 所以 ： -x 补 = 0.01111 y 原 = 0.11001 y 补 = 0.11001 所以 ： -y 补 = 1.00111 x 补 11.10001 x 补 11.10001 + y 补 00.11001 + -y 补 11.00111 x + y 补 00.01010 x - y 补 10.11000 所以： x + y = +0.01010 因为符号位相异，结果发生溢出2. （11分）假设机器字长16位，主存容量为128K字节，指令字长度为16位或32位，共有128条指令，设计计算机指令格式，要求有直接、立即数、相对、基值、间接、变址六种寻址方式。 解：由已知条件，机器字长16位，主存容量128KB / 2 = 64KB字，因此MAR = 18位，共128条指令，故OP字段占7位。采用单字长和双字长两种指令格式，其中单字长指令用于算术逻辑和I / O类指令，双字长用于访问主存的指令。 15 9 5 4 3 2 0 15 9 8 6 5 3 2 0 寻址方式由寻址模式X定义如下： X = 000 直接寻址 E = D（64K） X = 001 立即数 D = 操作数 X = 010 相对寻址 E = PC + D PC = 16位 X = 011 基值寻址 E = Rb + D ，Rb =16 位 X = 100 间接寻址 E = （D） X = 101 变址寻址 E = RX + D ，RX = 10位3. （11分）某机字长32位，常规设计的存储空间32M ，若将存储空间扩至256M，请提出一种可能方案。 解：可采用多体交叉存取方案，即将主存分成8个相互独立、容量相同的模块M0，M1，M2，M7，每个模块32M×32位。它各自具备一套地址寄存器、数据缓冲寄存器，各自以同等的方式与CPU传递信息，其组成结构如图B3.3： 图B3.3 CPU访问8个存贮模块，可采用两种方式：一种是在一个存取周期内，同时访问8个存贮模块，由存贮器控制它们分时使用总线进行信息传递。另一种方式是：在存取周期内分时访问每个体，即经过1 / 8存取周期就访问一个模块。这样，对每个模块而言，从CPU给出访存操作命令直到读出信息，仍然是一个存取周期时间。而对CPU来说，它可以在一个存取周期内连续访问8个存贮体，各体的读写过程将重叠进行。 4. (11分)图B3.1所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。已知指令存贮器IM最大容量为16384字（字长18位），数据存贮器DM最大容量是65536字（字长16位）。各寄存器均有“打入”（Rin）和“送出”（Rout）控制命令，但图中未标出。 解：加法指令“ADD X（Ri）”是一条隐含指令，其中一个操作数来自AC0，另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的X量值决定，可认为这是一种变址寻址。因此，指令周期的操作流程图如图B3.4：相应的微操作控制信号列在框图外。 图B3.4 图B3.1 设处理机格式为： 17 10 9 0 OP X 加法指令可写为“ADD X（R1）”。其功能是（AC0） + （Ri） + X）AC1，其中（Ri）+ X）部分通过寻址方式指向数据存贮器，现取Ri为R1。试画出ADD指令从取指令开始到执行结束的操作序列图，写明基本操作步骤和相应的微操作控制信号。5（11分）总线的一次信息传送过程大致分哪几个阶段？若采用同步定时协议，请画出 读数据的时序图来说明。 解：分五个阶段：请求总线，总线仲裁，寻址（目的地址），信息传送，状态返回（错误报告）。如图B3.5 图B3.5 6（11分）图B3.2是从实时角度观察到的中断嵌套。试问，这个中断系统可以实行几重 中断？并分析图B3.2的中断过程。 图B3.2 解：该中断系统可以实行5重中断，中断优先级的顺序是，优先权1最高，主程序运行于最低优先权（优先权为6）。图B3.2中出现了4重中断。图B3.2中中断过程如下：主程序运行到T1时刻，响应优先权4的中断源的中断请求并进行中断服务；到T3时刻，优先权4的中断服务还未结束，但又出现了优先权3的中断源的中断请求；暂停优先权4的中断服务，而响应优先权3的中断。到T4时刻，又被优先权2的中断源所中断，直到T6时刻，返回优先权3的服务程序，到T7时刻，又被优先权1的中断源所中断，到T8时刻，优先权1的中断服务完毕，返回优先权3的服务程序，直到T10优先权3的中断服务结束，返回优先权4的服务程序，优先权4的服务程序到T11结束，最后返回主程序。图B3.2中，优先权3的服务程序被中断2次，而优先权5的中断又产生。计算机组成原理综合模拟试卷04三. 应用题 1（11分）设x补 =x0.x1x2xn 。 求证：x = -x0 + xi2-i 证明：当 x 0 时，x0 = 0 ， x补 = 0.x1x2xn = xi 2-i =x当 x < 0 时，x0= 1 ， x补 = 1.x1x2xn =2+x所以 x= 1.x1x2xn - 2 = -1 + 0.x1x2xn = -1 + xi 2-i 综合上述两种情况，可得出：x = -x0 + xi2-i （补码与真值的关系）2（11分）指令格式如下所示，其中OP 为操作码，试分析指令格式特点。 18 12 10 9 5 4 0 OP 源寄存器 目标寄存器 解： （1） 单字长二地址指令。 （2） 操作码字段OP可以指定27=128条指令。 （3） 源寄存器和目标寄存器都是通用寄存器（可分别指定32个），所以是RR型指令，两个操作数均存在寄存器中。 （4） 这种指令结构常用于算术逻辑类指令。3（11分）以知cache 命中率 H=0.98，主存比cache 慢四倍，以知主存存取周期为200ns，求cache/主存的效率和平均访问时间。 解： R=Tm/Tc=4；Tc=Tm/4=50ns E=1/R+（1-R）H=1/4+（1-4）×0.98=0.94 Ta=Tc/E=Tc×4-3×0.98= 50×1.06=53ns。4（11分）某计算机有8条微指令I1I8，每条微指令所包含的微命令控制信号见下表，aj 分别对应10种不同性质的微命令信号。假设一条微指令的控制字段仅限8位，请安排微指令的控制字段格式。 解：为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。 经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下： 01 c 01 b 直接控制 10 f 10i a c d g 11 g 11j 4位 2位 2位5（11分） （1）某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHZ ，求总线带宽是多少？（2）如果一个总线中并行传送64位数据，总线频率升为66MHZ，求总线带宽是多少？ 解：(1)设总线带宽用Dr表示，总线时钟周期用T = 1/f表示，一个总线周期传送的数据量用D表示，根据定义可得： Dr T / D = D ×1/4B×33×106/s (2) 64位，Dr××66×106/s528MB/s 6（11分） 磁盘、磁带、打印机三个设备同时工作。磁盘以20s的间隔发DMA请求，磁带以30s的间隔发DMA请求，打印机以120s的间隔发DMA请求，假设DMA控制器每完成一次DMA传输所需时间为2s，画出多路DMA控制器工作时空图。 解：答案如图B4.1 图B4.1计算机组成原理综合模拟试卷05三 应用题 1. （11分）CPU执行一段程序时，cache完成存取的次数为3800次，主存完成存取的次数为200次，已知cache存取周期为50ns,主存为250ns,求cache / 主存系统的效率和平均访问时间。 解 ：命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) = 0.95主存慢于cache的倍率 ：r = tm / tc = 250ns / 50ns = 5访问效率 ：e = 1 / r + (1 r)H = 1 / 5 + (1 5)×0.95 = 83.3%平均访问时间 ：ta = tc / e = 50ns / 0.833 = 60ns2. （11分）某加法器进位链小组信号为C4C3C2C1 ，低位来的信号为C0 ，请分别按下述两种方式写出C4C3C2C1的逻辑表达式。（1） 串行进位方式 （2） 并行进位方式 解 ：（1）串行进位方式：C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1B1 C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3B3 C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4B4 (2) 并行进位方式： C1 = G1 + P1 C0 C2 = G2 + P2 G1 + P2 P1 C0 C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0 C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1G4 ，P1P4 表达式与串行进位方式相同。3. （11分）图B5.1所示为存贮器的地址空间分布图和存贮器的地址译码电路，后者可在A组跨接端和B组跨接端之间分别进行接线。74LS139是 2 ：4译码器，使能端G接地表示译码器处于正常译码状态。 解：根据图B5.3中已知，ROM1的空间地址为0000H3FFFH，ROM2的地址空 间地址为4000H7FFFH，RAM1的地址空间为C000HDFFFH，RAM2的地址空间为E000HFFFFH。 图B5.3 对应上述空间，地址码最高4位A15A12状态如下：00000011 ROM101000111 ROM2 11001101 RAM111101111 RAM22 ：4译码器对A15A12两位进行译码，产生四路输出，其中 ：y0 = 00 对应ROM1 ， y1 = 01对应ROM2 ，y3 = 11 对应 RAM1和RAM2。然后用A13区分是RAM1（A13 = 0）还是RAM2（A13 = 1），此处采用部分译码。由此，两组端子的连接方法如下：16， 25， 37， 812， 1114， 93图B5.14. （11分）运算器结构如图B5.2所示，R1 ，R2，R3 是三个寄存器，A和B是两个三选一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下：图B5.2 S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + BS1S2 = 10时，ALU输出 = A B S1S2 = 11时，ALU输出 = AB请设计控制运算器通路的微指令格式。 解： 采用水平微指令格式，且直接控制方式，顺序控制字段假设4位，其中一位判别测试位： 2位 2位 2位 3位 1位 3位 当P = 0时，直接用AR1AR3形成下一个微地址。 当P = 1时，对AR3进行修改后形成下一个微地址。5. （11分）集中式仲裁有几种方式？画出独立请求方式的逻辑图，说明其工作原理。 解 ：有三种方式：链式查询方式、计数器定时查询方式、独立请求方式。 独立请求方式结构图如图B5.4： 图B5.4 5. （11分）单级中断中，采用串行排队链法来实现具有公共请求线的中断优先级识别，请画出中断向量为001010，001011，001000三个设备的判优识别逻辑图。 解：逻辑图如图B5.5： 图B5.5计算机组成原理综合模拟试卷06三.应用题 1. （11分）设有两个浮点数 N1 = 2j1 × S1 , N2 = 2j2 × S2 ,其中阶码2位，阶符1位，尾数四位，数符一位。设 ：j1 = (-10 )2 ,S1 = ( +0.1001)2 j2 = (+10 )2 ,S2 = ( +0.1011)2 求：N1 ×N2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原码阵列乘法器求尾数之积。 解：（1）浮点乘法规则： N1 ×N2 =（ 2j1 ×S1）× （2j2 × S2） = 2（j1+j2） ×（S1×S2） （2） 码求和： j1 + j2 = 0 （3） 尾数相乘： 被乘数S1 =0.1001，令乘数S2 = 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 = 00 = 0。按无符号阵乘法器运算得：N1 ×N2 = 20×0.01100011 （4）尾数规格化、舍入（尾数四位） N1 ×N2 = （+ 0.01100011）2 = （+0.1100）2×2（-01）22. （11分）已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问： （1）若每个摸条为32K×8位，共需几个模块条？ （2）每个模块内共有多少片RAM芯片？ （3）主存共需多少RAM芯片？CPU如何选择各模块条？ 解：（1）由于主存地址码给定18位，所以最大存储空间为218 = 256K，主存的最大容量为256KB。现每个模块条的存储容量为32KB，所以主存共需256KB / 32KB = 8块板。 （2） 每个模块条的存储容量为32KB，现使用4K×4位的RAM芯片拼成4K×8位（共8组），用地址码的低12（A0A11）直接接到芯片地址输入端，然后用地址的高3位（A14A12）通过3 ：8译码器输出分别接到8组芯片的选片端。共有8×2 = 16个RAM。 （3） 据前
