数字系统设计I.doc

精品文档，仅供学习与交流，如有侵权请联系网站删除数字系统设计I补 充 作 业第1章逻辑函数题1.1 完成下列数制或代码转换(1) (172)10=(?)2(2) (0.8123)10=(?)2(3) (10101101.0101)2=(?)10(4) (3625)10=(?)8=(?)16(5) (0.172)8=(?)16=(?)2(6) (4CA)16=(?)2=(?)10题1.2 完成下列数制和代码之间的转换(1)(468.32)10=(?)8421BCD=(?)余3码(2)(10010011.1001)8421BCD=(?)2题1.3 求下列函数的对偶式和反函数式(1) (2) 题1.4 试证明下列“异或”等式成立(1) (2) 题1.5 用代数法将下列函数化简成为最简表达式 (1) (2) (3) (4) (5) (6) (7) (8) 题1.6 用卡诺图法将下列函数化简成为最简表达式(1) (2) (3) (4) (5) (6) (7) (8) (9) (10) 题1.7 用卡诺图法将下列具有约束条件的逻辑函数化简成为最简“与- 或”表达式(1) (2) (3) (4) 约束条件为题1.8 已知逻辑函数X和Y：用卡诺图法求函数的最简“与-或”表达式。题1.9 已知逻辑函数的简化表达式为，试问它至少有哪些无关项？题1.10 简化并画出实现下列逻辑函数的逻辑电路。(1) 用最少量的“与非”门实现 (2) 用最少量的“或非”门实现函数，(3) 用最少量的“与-或-非”门实现函数第2章 集成逻辑门题2.1 指出图题2.1所示电路的输出逻辑电平是高电平、低电平还 是高阻态。已知图(a)中的门电路都是74系列的TTL门电路，图(b)中的门电路为CC4000系列的CMOS门电路。图题2.1题2.2 试画出图题2.2三态门和TG门的输出电压波形。其中A、B电压波形如图题2.2右图所示。 图题2.2题2.3 图题2.3所示电路为CMOS门电路，试分析各电路输出逻辑功能，并写出各电路的输出逻辑函数式。设二极管正向导电时的压降为0.7V。 图题2.3题2.4 试用四个CMOS传输门(TG门)和一个反相器(“非”门)设计一双刀双掷模拟开关。题2.5 甲、乙两位同学，用一个“与非”门(已知“与非”门的IOLmax=16mA,IOHmax=0.4mA)驱动发光二极管(设二极管发光时工作电流为10mA)，甲接线如图题2.5(a)，乙接线如图题2.5(b)。试问谁的接线正确? 图题2.5题2.6分析下图所示的电路，哪些能正常工作，写出输出信号的的表达式或值？哪些不能，说明为什么？其中（A）、（B）为TTL逻辑门，（C）为CMOS逻辑门。题2. 7在图2.7中，三态门、非门均为TTL， S为开关，电压表内阻为200K，求下列情况下，电压表读数Y1=？ a) A=0.3V,C=0.3V,S断开b) A=0.3V,C=0.3V,S接通c) A=3.6V,C=0.3V,S接通d) A=3.6V,C=0.3V,S断开e) A=3.6V, C=3.6V,S接通 图题2.7f) A=0.3V, C=3.6V,S断开第3章 组合逻辑电路题3.1 分析图3.1所示的逻辑电路，其中74151为8选1数据选择器。写出输出函数Y的逻辑表达式并化简。图题3.1题3.2图3.2中为74LS48组成的6位数码显示系统，根据图中所示的输入，说出显示器中显示的内容（图中未接的管脚均为悬空）。图题3.2题3.3 试用74LS138型3/8译码器设计一个地址译码器，地址译码器的地址范围为00-3F。(可适当加其它逻辑门电路)。题3.4 用一个3线/8线译码器74138和尽量少的门电路实现：题3.5 设X和Y分别为二位二进制数，试用最少量的半加器和与门实现Z= X·Y运算。题3.6 试设计一个一位二进制数的全减器，设A为被减数，B为减数，J0为低位来的借位信号，D为差数以及J1为向高位的借位信号，请用一个全加器和尽量少的门电路实现该全减器。题3.7 试用一片八选一数据选择器74LS151实现逻辑函数。(1) (2) (3) 题3.8用一个8选1数据选择器74151和非门设计下列逻辑函数。（注意：只能用74151和非门，不允许用其它器件）题3.9 用加法器和适量门电路实现Y=3X+1，其中X为三位二进制数。要求：1、电路尽量简单，加法器个数不限。2、写出设计过程。题3.10 设A、B为四位二进制数，试用1片四位二进制加法器74283实现函数Y4AB。题3.11 用一个四位加法器74LS238和少量门电路设计代码转换电路，输入为2421BCD码，输出为8421BCD码。题3.12 P(P2P1P0）、Q（Q2Q1Q0）为二个三位无符号二进制数，试用一个3线-8线译码器74138和一个8选1数据选择器74151和尽可能少的门电路设计如下组合电路：当P=Q时，电路输出Y=1；否则，Y=0。题3.13自选组合模块电路和门电路实现下面组合逻辑电路。电路的输入为两个4位二进制数A（A3A2A1A0）、B（B3B2B1B0）和一个控制信号M；电路的输出为4位二进制数Y（Y3Y2Y1Y0）。当M=1时，Y=MAX（A,B）;而当M=0时，则Y=MIN（A,B）。另外，若A=B时，可输出A和B中任何一个。第4章 集成触发器题4.1 电路如图题4.1所示。能实现 的电路是哪一种电路。图题4.1题4.2 根据图题2.4.5所示电路及A、B、C波形，画出Q的波形。(设触发触器初态为0)。图题4.2题4.3 由JK触发器组成的电路及其CP、J端输入波形如图题4.3 所示，试画出Q端的波形(设初态为0)。图题4.3题4.4 由维阻D触发器和边沿JK触发器组成的电路如图题4.4(a) 所示，各输入端波形如图(b)。当各触发器的初态为0时，试画出Q1和Q2端的波形，并说明此电路的功能。 图题4.4题4.5 图题4.5所示电路为由CMOS D触发器构成的三分之二分频 电路(即在A端每输入三个脉冲，在Z端就输出二个脉冲)，试画出电路在CP作用下，Q1、Q2、Z各点波形。设初态Q1=Q2=0。图题4.5题4.6 试用一个CMOS D触发器，一个“与”门及二个“或非”门构成 一个JK触发器。题4.7 由负边沿JK触发器组成的电路及CP、A的波形如图题4.7所示，试画出QA和QB的波形。设QA和QB的初始状态为0。图题4.7题4.8 由维阻D触发器和负边沿JK触发器构成的电路及CP、和的波形如图题4.8所示，试画出Q1和Q2的波形。 图题4.8题4.9推导图4.9所示RS触发器的特征方程。图题4.9第5章 时序逻辑电路题5.1 图题5.1是一个实现串行加法的电路图，被加数11011及加数10111已分别存入二个五位被加数和加数移位寄存器中。试分析并画出在六个时钟脉冲作用下全加器输出Si端、进位触发器Q端以及和数移位寄存器中左边第一位寄存单元的输出波形。图题5.1题5.2 TTL电路组成的同步时序电路如图题5.2所示。1试分析图中虚线框内电路，画出Q1、Q2、Q3波形，并说明虚线框内电路的逻辑功能。2若把电路中的Z输出和各触发器的置零端连接在一起，试说明当X1X2X3 为110时，整个电路的逻辑功能是什么？图题5.2题5.3 电路如图题5.3所示。1.令触发器的初始状态为Q3Q2Q1=001，请指出计数器的模，并画出状态转换图和电路工作的时序图。2.若在使用过程中FF2损坏，欲想用一个负边沿D触发器代替，问电路应作如何修改，才能实现原电路的功能。画出修改后的电路图。(可只画修改部分的电路)图题5.3 题5.4 试用一片74161及尽量少的门电路设计成一个能自动完成八进制加/减循环计数的计数器。即能从000加到111，再从111减到000循环。 题5.5分析图题5.5所示的时序电路，其中74283为四位加法器、74175为4D寄存器、14585为四位比较器，Y为输出。画出状态转换图并说明电路功能。图题5.5题5.6分析由移位计数器74194组成的时序，画出电路状态图？(排列次序： Q0 Q1 Q2 Q3， 另外S1 S0=00，保持；S1 S0=01，右移；S1 S0=10，左移；S1 S0=11，置数。）图题5.6数据选择器地址信号移位计数器控制信号00000001100001000000101110101010100010101110000000000111101010100001010000011000010100101011101010101001101011100000000011111010101000111000000110000110010010101010100100101010011000011011011110101010010111000001100001110110101010101001101110100110000111111111101010100111题5.7 74168为十进制可逆计数器，分析由74168构成的时序电路，说明电路功能。注意，74168的功能表最后两行给出的两种情况，其它情况下，。74168的功能表：输入输出工作方式CP1100加法计数1000减法计数0×××同步置数×1××010010进位输出×0××00000借位输出题5.8以一个计数器74161为核心器件和少量门电路，设计一个带同步清0功能的5421BCD码计数器：电路有清0输入控制端R，当R=0时，同步清0；当R=1时，按5421BCD码规则同步计数，注意不能有过渡态。5421BCD码编码规则：09分别为：0000、0001、0010、0011、0100、1000、1001、1010、1011、1100。请写出设计过程。题5.9某控制器电路的状态转换图如图题5.9所示，要求用一个计数器74161和必要的门电路、组合模块电路设计该控制器。图题5.9题5.10 图题5.10为控制器的状态转换图，输入信号a，b，c为互斥变量。以计数器为核心器件设计此同步时序电路。图题5.10题5.11某控制器电路的状态转换图如图题5.11所示，要求用一个计数器74161和必要的门电路、组合模块电路设计该控制器。图题5.11题5.12 图题5.12为某时序的状态转换图，其中m为 输入信号，y为输出信号号，试用D触发器设计此同步时序电路，要求：(1)写出次态卡诺图、激励方程、输出方程；(2)逻辑电路图。图题5.12十进制8421码码码码2421码000000000100010001200100010300110011401000100501011011601101100701111101810001110910011111题5.13 以一个计数器74161为核心器件，设计一个可控的计数器。计数器有一个输入端m，当m=0时，计数器实现8421BCD码计数器；当m=1时，计数器实现2421码计数器。请写出设计过程。8421BCD码、2421BCD码如下表所示：题5.14用一片74161和一片74151实现双序列信号发生器：X=0时产生序列001101；X=1时产生序列0110100第6章 半导体存储器及可编程逻辑器件题6.1 判断题1. PROM的每个与项（地址译码器的输出）都一定是最小项。 （ ）2. RAM和ROM都属于组合电路。（ ）3. PAL的输出电路是固定的，不可编程，所以它的型号很多。虽然GAL的型号很少，但却能取代大多数PAL芯片。（ ）4. 一旦断电，信息丢失的存储器是ROM。（ ）5. SRAM有n根地址输入线，则应由2n个字。（ ）题6.2 选择题1、PROM的与阵列（地址译码器）是 。 A.全译码可编程阵列 B. 全译码不可编程阵列 C.非全译码可编程阵列 D. 非全译码不可编程阵列2、 下列采用输出宏单元的PLD器件是 。 A. PROM B. PLA C. PAL D. GAL3、 某存储器具有16根地址线和8根双向数据线，则该存储器的容量为 位。 A.128 B.4K C.512K D. 1M E.16M4、采用双地址译码且分时送入行和列地址信号，DRAM内部存储矩阵的字数与外部地址线数n的关系一般为 。 A. n B. 2n C. 2n D. 22n题6.3 将包含有32768个基本存储单元的存储电路连接成4096个字节的RAM，则：(1)该RAM有几根数据线?(2)该RAM有几根地址线?题6.4 RAM的容量为256×字位，则：(1)该RAM有多少个存储单元? (2)该RAM每次访问几个基本存储单元? (3)该RAM有几根地址线?题6.5 试用256×字位的RAM，用位扩展的方法组成一个256*8字位的RAM，请画出电路图。题6.6 C850是64*1字位容量的静态RAM，若要用它扩展成一个128*4字位容量的RAM，需要几块C850?并画出相应的电路图。题6.7 设某个只读存储器由16位地址构成，地址范围为000FFF(16进 制)。现将它分为RAM、I/O、ROM1和ROM2等四段，且各段地址分配为RAM段：000DFFF；I/O 段：E000E7FF；ROM1段：F000F7FF；ROM2段：F800FFFF。试：(1)设16位地址标号为A15A14A1A0，则各存储段内部仅有哪几位地址值保持不变?(2)根据高位地址信号设计一个选择存储段的地址译码器。第7章 脉冲单元电路题7.1 判断题6. 施密特触发器可用于将正弦波变换成矩形波。（ ）7. 单稳态触发器的暂稳态时间与输入触发脉冲宽度成正比。（ ）8. 石英晶体多谐振荡器的振荡频率与电路中的R、C成正比。（ ）题7.2下图为CMOS集成施密特组成的电路，其中RC<<TW, VDD 、VT+ 和VT-分别为CMOS电源电压、正向阈值电压和负向阈值电压。根据Vi输入波形，定性画出VC和VO的波形。题7.3有CMOS的基本RS触发器构成的单稳态电路下图所示，已知VDD=10V。在输入触发脉冲Vi作用下，定性地画出 Q、及VC的波形。题7.4 有CMOS电路构成的单稳态如图所示，已知很小，VDD=5V，VTH=2.5V，不必考虑CMOS电路的输入保护。要求：(1)画出在输入Vi触发脉冲作用下， A、B、D各点及、VC的波形；(2)计算暂稳态的持续时间T。题7.5已知Vcc=9V，R1=1K，R2=1M，C=0.22uF。求在Vi的作用下计算并画出输出电压Vo和电容电压Vc的波形。当Vi为高电平时，三极管处于饱和状态。题7.6下图是由555定时器组成的开机延时电路。在t=0时，开关S断开，试画出在开关断开后VC、VR和VO的波形，并计算开关S断开后经过多少时间才VO才会变成电平？题7.7由555定时器和负边沿JK触发器组成的两相时钟产生电路如图所示，已知：R1510，R210 k，C0.1F。（1）画出555定时器的输出VO以及Clk1和Clk2端的波形，Q的初始状态为0。（2）计算Clk1的周期Tclk1和脉冲宽度TW。题7.8 由主从JK触发器和555定时器组成的电路如图题8所示，已知：CP为10Hz的方波，R110k，R256 k。C11000pF，C24.7F。触发器Q及555输出端（3端）初态为0。1、 试画出触发器Q端、ui、uo相对于CP的波形。2、 试求触发器Q端输出波形的周期。图题 7.8【精品文档】第 11 页