简化的RISC-CPU设计.doc

精品文档，仅供学习与交流，如有侵权请联系网站删除第十七章 简化的 RISC CPU设计前言：在前面的各章中我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、Top-Down设计方法、还学习了可综合风格的组合逻辑和有限状态机的设计，其中EEPROM读写器的设计，可以算是一个较复杂的嵌套的有限状态机的设计，它是根据我们已完成的实际工程项目，为达到教学目标而改写的，已很接近真实的设计。在本章中，我们将介绍另一个经过简化的用于教学目标的精简指令集（RISC）CPU的构造原理和设计方法。作者相信读者参考书上的程序和解释，经过自己的努力，就可以独立完成该CPU核的设计和验证，从而学习Verilog设计方法，并由此逐步掌握这种利用硬件描述语言的高层次设计方法。17.1 课题的由来和设计环境介绍：在本章中，我们将通过自己动脑筋，设计出CPU的软核和固核。这个CPU是一个简化的专门为教学目的而设计的RISC_CPU。 在设计中我们不但关心 CPU 总体设计的合理性， 而且还使得构成这个RISC_CPU的每一个模块不仅是可仿真的也都可以综合成门级网表。因而从物理意义上说，这也是一个能真正通过具体电路结构而实现的CPU。为了能在这个虚拟的CPU上运行较为复杂的程序并进行仿真, 我们把寻址空间规定为8K（即13位地址线）字节。下面让我们一步一步地来设计这样一个CPU，并进行RTL仿真、经过综合、布局布线后，再次进行一次仿真，从中我们可以体会到这种设计方法的潜力。本章中的VerilogHDL程序都是我们自己为教学目的而编写的，全部程序在CADENCE公司的NC-Verilog 环境、Synopsys VCS、 Mentor 公司的ModelSim 6.1 等环境下用Verilog语言进行了仿真。同时我们分别用Synplify、Altera Quartus II 等工具，针对不同的FPGA进行了综合。 顺利地通过RTL级仿真、综合后门级逻辑网表仿真以及布线后的门级结构电路模型仿真。这个 CPU 模型只是一个教学模型，设计也不一定很合理，只是从原理上说明了简单的RISC _CPU是如何构成的。本章的内容是想达到以下四个目的：1）学习RISC CPU的基本结构和原理；2）了解Verilog HDL仿真和综合工具的潜力；2）展示Verilog设计方法对软/硬件联合设计和验证的意义；3）学习并掌握一些常用的Verilog语法和验证方法。作者也希望本章的内容能引起对 CPU和复杂数字逻辑系统设计有兴趣的电子工程师们的注意，加入我国集成电路的设计队伍，提高我国电子产品的档次。由于作者的经验与学识有限，不足之处敬请读者批评、指正。17.2.什么是CPU？CPU 即中央处理单元的英文缩写，它是计算机的核心部件。计算机进行信息处理可分为两个步骤：1) 将数据和程序（即指令序列）输入到计算机的存储器中。2) 从第一条指令的地址起开始执行该程序，得到所需结果，结束运行。CPU的作用是协调并控制计算机的各个部件执行程序，使其有条不紊地进行。因此它必须具有以下基本功能：a) 取指令：当程序已在存储器中时，首先根据程序入口地址取出一条程序，为此要发出指令地址及控制信号。b) 分析指令：即指令译码。是对当前取得的指令进行分析，指出它要求什么操作，并产生相应的操作命令。c) 执行指令：根据分析指令时产生的操作命令形成相应的操作控制信号序列，通过运算器，存储器及输入/输出设备的执行，实现每条指令的功能，其中包括对运算结果的处理以及下条指令地址的形成。将其功能进一步细化，可概括如下：1) 能对指令进行译码并执行规定的动作；2) 可以进行算术和逻辑运算；3) 能与存储器，外设交换数据；4) 提供整个系统所需要的控制；尽管各种CPU的性能指标和结构细节各不相同，但它们所能完成的基本功能相同。由功能分析，可知任何一种CPU内部结构至少应包含下面这些部件：1) 算术逻辑运算部件（ALU），2) 累加器，3) 程序计数器，4) 指令寄存器，译码器，5) 时序和控制部件。RISC 即精简指令集计算机（Reduced Instruction Set Computer）的缩写。它是一种八十年代出现的CPU，与一般的CPU 相比不仅只是简化了指令系统，而且是通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。从实现的途径看，RISC_CPU与一般的CPU的不同处在于：它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑，故产生控制序列的速度比用微程序控制方式快得多，因为这样做省去了读取微指令的时间。RISC_CPU也包括上述这些部件，下面就详细介绍一个简化的用于教学目的的RISC_CPU的可综合VerilogHDL模型的设计和仿真过程。17.3. RISC CPU结构RISC_CPU是一个复杂的数字逻辑电路，但是它的基本部件的逻辑并不复杂。我们可把它分成八个基本部件来考虑：1) 时钟发生器2) 指令寄存器3) 累加器4) 算术逻辑运算单元5) 数据控制器6) 状态控制器7) 程序计数器8) 地址多路器各部件的相互连接关系见图17.1。其中时钟发生器利用外来时钟信号进行分频生成一系列时钟信号，送往其他部件用作时钟信号。各部件之间的相互操作关系则由状态控制器来控制。各部件的具体结构和逻辑关系在下面的小节里逐一进行介绍。图 17.1 RISC-CPU中各部件的相互连接关系INSTRUCTIONREGISTERDATA7:0 OPCODE 2:0 IR_ADDR12:0RSTopc_iraddr15:0 RSTENADATA 7: 0OPC_IRADDRS 15:0 CLK CLKCLK FETCH ALU_ENA CLK CLKGEN ALU_OUT7:0ACCUMENA ACCUM7:0 CLK RST DATA7:0 OPCODE2:0 ACCUM7:0ZEROALUALU_OUT7:0 OPCODE2:0DATA7:0INC_PC DATA_ENADATACTLDATA_ENAIN7:0DATA7:0 ZEROHALTLOAD_IRWRRDLOAD_ACCCONTROL(MACHINECTL MACHINE)LOAD_ACC INC_PC RDWR LOAD_PCCLK RSTFETCH ZEROOPCODE2:0LOAD_IR DATACTL_ENA HALT ADDR12:0IR_ADDR2:0LOAD_PCADR ADDR12:0FETCH PC_ADDR12:0 IR_ADDR12:0 PC_ADDR12:0COUNTERCLOCKLOAD IR_ADDR12:0PC_ADDR12:0 RSTREGISTERDATA7:0ACCUM7:017.3.1时钟发生器RESETRESETCLKCLKCLKGENALU_ENAFETCHCLKCLKALU_ENA FETCH图1. 时钟发生器时钟发生器 clkgen 利用外来时钟信号clk 来生成一系列时钟和控制信号：clk、fetch、alu_ena 送往CPU的其他部件。其中fetch是控制信号，clk 的八分频信号，当fetch高电平时，使clk能触发CPU控制器开始执行一条指令，同时fetch信号还将控制地址多路器输出指令地址和数据地址。clk信号用作指令寄存器、累加器、状态控制器的时钟信号。alu_ena 则用于控制算术逻辑运算单元的操作。时钟发生器clkgen的波形见下图2所示：图2 时钟发生器clkgen的波形clkfetchalu_ena其VerilogHDL 程序见下面的模块：/- clk_gen.v 的开始 -timescale 1ns/1ns module clk_gen (clk,reset,fetch,alu_ena);input clk, reset;output fetch,alu_ena;wire clk,reset;reg fetch,alu_ena;reg7:0 state;parameter S1 = 8'b00000001, S2 = 8'b00000010, S3 = 8'b00000100, S4 = 8'b00001000, S5 = 8'b00010000, S6 = 8'b00100000, S7 = 8'b01000000, S8 = 8'b10000000, idle = 8'b00000000; always (posedge clk) if(reset) begin fetch <= 0; alu_ena <= 0; state <= idle; end else begin case(state) S1: begin alu_ena <= 1; state <= S2; end S2: begin alu_ena <= 0; state <= S3; end S3: begin fetch <= 1; state <= S4; end S4: begin state <= S5; end S5: state <= S6; S6: state <= S7; S7: begin fetch <= 0; state <= S8; end S8: begin state <= S1; end idle: state <= S1; default: state <= idle; endcase endendmodule/- clk_gen.v 的结束 -由于在时钟发生器的设计中采用了同步状态机的设计方法，不但使clk_gen模块的源程序可以被各种综合器综合，也使得由其生成的fetch、alu_ena 在同步性能上有明显的提高，为整个系统的性能提高打下了良好的基础。17.3.2 指令寄存器图3 指令寄存器模块 DATA7:0 RST ENA CLK opc_iraddr15:0 REGISTER INSTRUCTION REGISTER DATA7:0 LOAD_IR CLK RESET OPCODE2:0 IR_ADDR12:0 顾名思义，指令寄存器用于寄存指令。指令寄存器的触发时钟是clk，在clk的正沿触发下，寄存器将数据总线送来的指令存入高8位或低8位寄存器中。但并不是每个clk的上升沿都寄存数据总线的数据，因为数据总线上有时传输指令，有时传输数据。什么时候寄存，什么时候不寄存由CPU状态控制器的load_ir信号控制。load_ir信号通过ena 口输入到指令寄存器。复位后，指令寄存器被清为零。每条指令为2个字节，即16位。高3位是操作码，低13位是地址。（CPU的地址总线为13位，寻址空间为8K字节。）本设计的数据总线为8位，所以每条指令需取两次。先取高8位，后取低8位。而当前取的是高8位还是低8位，由变量state记录。state为零表示取的高8位，存入高8位寄存器，同时将变量state置为1。下次再寄存时，由于state为1，可知取的是低8位，存入低8位寄存器中。其VerilogHDL 程序见下面的模块：timescale 1ns/1nsmodule register(opc_iraddr,data,ena,clk,rst);output 15:0 opc_iraddr;input 7:0 data;input ena, clk, rst;reg 15:0 opc_iraddr;reg state;always (posedge clk)beginif(rst)beginopc_iraddr <= 16'b0000_0000_0000_0000;state <=1'b0;endelsebeginif(ena)/如果加载指令寄存器信号load_ir到来，begin/分两个时钟每次8位加载指令寄存器casex(state)/先高字节，后低字节1'b0: begin opc_iraddr15:8<=data; state<=1; end1'b1: begin opc_iraddr7:0<=data; state<=0;enddefault: beginopc_iraddr15:0<=16'bxxxxxxxxxxxxxxxx;state<=1'bx;endendcaseendelsestate<=1'b0;endendendmodule17.3.3.累加器图4 累加器模块 DATA7:0 RST ENA CLK ACCUM7:0 ACCUM ACCUMULATOR ALU_OUT7:0 LOAD_ACC CLK RST ACCUM7:0 累加器用于存放当前的结果，它也是双目运算其中一个数据来源。复位后，累加器的值是零。当累加器通过ena口收到来自CPU状态控制器load_acc信号时，在clk时钟正跳沿时就收到来自于数据总线的数据。其VerilogHDL 程序见下面的模块:module accum( accum, data, ena, clk, rst);output7:0accum;input7:0data;input ena, clk, rst;reg7:0accum;always(posedge clk)beginif(rst)accum <= 8'b0000_0000;/Resetelseif(ena)/当CPU状态控制器发出load_acc信号accum <= data;/Accumulateendendmodule17.3.4.算术运算器图5 算术运算器模块 DATA7:0 ACCUM7:0 CLK OPCODE2:0 ZERO ALU_OUT7:0 ALU DATA7:0 ACCUM7:0 ZERO ALU_OUT7:0 ALU_ENAALU_ENA OPCODE2:0 CLK 算术逻辑运算单元 根据输入的8种不同操作码分别实现相应的加、与、异或、跳转等8种基本操作运算。利用这几种基本运算可以实现很多种其它运算以及逻辑判断等操作。其VerilogHDL 程序见下面的模块：timescale 1ns/1nsmodule alu (alu_out, zero, data, accum, clk, alu_ena, opcode);output 7:0alu_out;output zero;input 7:0 data, accum;input 2:0 opcode ;input alu_ena;input clk;reg 7:0 alu_out;parameter HLT = 3'b000, SKZ = 3'b001, ADD = 3'b010, ANDD = 3'b011, XORR = 3'b100, LDA = 3'b101, STO = 3'b110, JMP = 3'b111;assign zero = !accum;always (posedge clk) if (alu_ena) begin /操作码来自指令寄存器的输出opc_iaddr<15.0>的低3位 casex (opcode) HLT: alu_out <= accum; SKZ: alu_out <= accum; ADD: alu_out <= data + accum; ANDD: alu_out <= data & accum; XORR: alu_out <= data accum; LDA: alu_out <= data; STO: alu_out <= accum; JMP: alu_out <= accum; default: alu_out <= 8'bxxxx_xxxx; endcase endendmodule17.3.5.数据控制器图6 数据控制器模块数据控制器的作用是控制累加器数据输出，由于数据总线是各种操作时传送数据的公共通道，不同的情况下传送不同的内容。有时要传输指令，有时要传送RAM区或接口的数据。累加器的数据只有在需要往RAM区或端口写时才允许输出，否则应呈现高阻态，以允许其它部件使用数据总线。 所以任何部件往总线上输出数据时，都需要一控制信号。而此控制信号的启、停，则由CPU状态控制器输出的各信号控制决定。数据控制器何时输出累加器的数据则由状态控制器输出的控制信号datactl_ena决定。其VerilogHDL 程序见下面的模块:module datactl (data, in, data_ena);output 7:0 data;input 7:0 in;input data_ena;assign data = (data_ena)? in : 8'bzzzz_zzzz;endmodule17.3.6.地址多路器图7 地址多路器模块 ADR PC_ADDR12 : 0 IR_ADDR12 : 0 FETCH ADDR12 : 0 PC_ADDR12 : 0 IR_ADDR12 : 0 FETCH ADDR12 : 0 地址多路器用于选择输出的地址是PC（程序计数）地址还是数据/端口地址。每个指令周期的前4个时钟周期用于从ROM中读取指令，输出的应是PC地址。后4个时钟周期用于对RAM或端口的读写，该地址由指令中给出。地址的选择输出信号由时钟信号的8分频信号fetch提供。其VerilogHDL 程序见下面的模块： module adr(addr, fetch, ir_addr, pc_addr);output 12:0 addr;input 12:0 ir_addr, pc_addr;input fetch;assign addr = fetch? pc_addr : ir_addr;endmodule17.3.7.程序计数器程序计数器用于提供指令地址。以便读取指令，指令按地址顺序存放在存储器中。有两种途径可形成指令地址：其一是顺序执行的情况，其二是遇到要改变顺序执行程序的情况，例如执行JMP指令后，需要形成新的指令地址。下面就来详细说明PC地址是如何建立的。图8 程序计数器模块 COUNTER IR_ADDR12 : 0 LOAD CLOCK RST PC_ADDR12 : 0 PC_ADDR12 : 0 IR_ADDR12 : 0 LOAD_PC INC_PC RESET 复位后，指令指针为零，即每次CPU重新启动将从ROM的零地址开始读取指令并执行。每条指令执行完需2个时钟，这时pc_addr已被增2，指向下一条指令。（因为每条指令占两个字节。）如果正执行的指令是跳转语句，这时CPU状态控制器将会输出load_pc信号，通过load口进入程序计数器。程序计数器（pc_addr）将装入目标地址（ir_addr），而不是增2。其VerilogHDL 程序见下面的模块：module counter (clock, rst, ir_addr, load, pc_addr);output 12:0 pc_addr;input 12:0 ir_addr;input load, clock, rst;reg 12:0 pc_addr;always ( posedge clock or posedge rst )beginif(rst)pc_addr <= 13'b0_0000_0000_0000;elseif(load)pc_addr <= ir_addr;elsepc_addr <= pc_addr + 1;endendmodule17.3.8.状态控制器图9 状态控制器模块 CLK ZERO OPCODE2:0 CLK OPCODE2:0 ENA ENA FETCH RST machinectl CLK ZERO FETCH RST INC_PC LOAD_ACC LOAD_PC RD WR LOAD_IR HALT INC_PC LOAD_ACC LOAD_PC MEM_RD MEM_WR LOAD_IR HALT MACHINE DATACTL_ENA DATACTL_ENA 状态控制器由两部分组成：状态机(上图中的MACHINE部分)状态控制器(上图中的MACHINECTL部分)状态机控制器接受复位信号RST，当RST有效时通过信号ena使其为0，输入到状态机中停止状态机的工作。状态控制器的VerilogHDL程序见下面模块： timescale 1ns/1nsmodule machinectl( clk, rst, fetch, ena);input clk, rst,fetch;output ena;reg ena;reg state;always (posedge clk )begin if(rst) begin ena<=0; end else if (fetch) begin ena <= 1; endendendmodule状态机是CPU的控制核心，用于产生一系列的控制信号，启动或停止某些部件。CPU何时进行读指令读写I/O端口，RAM区等操作，都是由状态机来控制的。状态机的当前状态，由变量state记录，state的值就是当前这个指令周期中已经过的时钟数（从零计起）。 指令周期是由8个时钟周期组成，每个时钟周期都要完成固定的操作。1) 第0个时钟，因为CPU状态控制器的输出：rd和load_ir为高电平，其余均为低电平。指令寄存器寄存由ROM送来的高8位指令代码。2) 第1个时钟，与上一时钟相比只是inc_pc从0变为1故PC增1，ROM送来低8位指令代码，指令寄存器寄存该8位代码。3) 第2个时钟，空操作。4) 第3个时钟，PC增1，指向下一条指令。若操作符为HLT，则输出信号HLT为高。如果操作符不为HLT，除了PC增1外（指向下一条指令），其它各控制线输出为零。5) 第4个时钟，若操作符为AND、ADD、XOR或LDA，读相应地址的数据；若为JMP，将目的地址送给程序计数器；若为STO，输出累加器数据。6) 第5个时钟，若操作符为ANDD、ADD或XORR，算术运算器就进行相应的运算；若为LDA，就把数据通过算术运算器送给累加器；若为SKZ，先判断累加器的值是否为0，如果为0，PC就增1，否则保持原值；若为JMP，锁存目的地址；若为STO，将数据写入指定地址。7) 第6个时钟，空操作。8) 第7个时钟，若操作符为SKZ且累加器值为0，则PC值再增1，跳过一条指令，否则PC无变化。状态机的VerilogHDL 程序见下面模块：timescale 1ns/1nsmodule machine ( inc_pc, load_acc, load_pc, rd,wr, load_ir,datactl_ena, halt, clk, zero, ena, opcode );output inc_pc, load_acc, load_pc, rd, wr, load_ir;output datactl_ena, halt;input clk, zero, ena;input 2:0 opcode;reg inc_pc, load_acc, load_pc, rd, wr, load_ir;reg datactl_ena, halt;reg 2:0 state;parameter HLT = 3 'b000, SKZ = 3 'b001, ADD = 3 'b010, ANDD = 3 'b011, XORR = 3 'b100, LDA = 3 'b101, STO = 3 'b110, JMP = 3 'b111;always ( posedge clk )beginif ( !ena )/接收到复位信号RST，进行复位操作beginstate<=3'b000;inc_pc,load_acc,load_pc,rd<=4'b0000;wr,load_ir,datactl_ena,halt<=4'b0000;endelsectl_cycle;end/-begin of task ctl_cycle-task ctl_cycle;begincasex(state) 3'b000: /load high 8bits in structionbegininc_pc,load_acc,load_pc,rd<= 4'b0001; wr,load_ir,datactl_ena,halt <= 4'b0100;state <= 3'b001;end 3'b001:/pc increased by one then load low 8bits instructionbegininc_pc,load_acc,load_pc,rd<= 4'b1001; wr,load_ir,datactl_ena,halt <= 4'b0100;state <= 3'b010;end 3'b010:/idlebegininc_pc,load_acc,load_pc,rd<= 4'b0000; wr,load_ir,datactl_ena,halt<= 4'b0000;state <= 3'b011;end 3'b011:/next instruction address setup 分析指令从这里开始beginif(opcode=HLT)/指令为暂停HLTbegininc_pc,load_acc,load_pc,rd<= 4'b1000; wr,load_ir,datactl_ena,halt <= 4'b0001;end