《集成电路制造工艺与工程应用》第三章ppt课件.pptx

1集成电路制造工艺与工程应用讲义 2018/09/28三三介绍工艺介绍工艺集成集成：PN结隔离技术LOCOS（硅局部氧化）隔离技术STI（浅沟槽）隔离技术2集成电路制造工艺与工程应用讲义 2018/09/28隔离技术隔离技术半导体集成电路是通过平面工艺技术把成千上万颗不同的器件制造在一块面积非常小的半导体硅片上，并按要求通过金属将它们连接在一起，形成具有一定功能的电路。隔离技术是工艺制程技术的关键，它决定了集成电路的性能和集成度。a)PN结隔离技术。b)LOCOS隔离技术。c)STI隔离技术。3集成电路制造工艺与工程应用讲义 2018/09/28PN结隔离技术结隔离技术PN结隔离技术，它是利用PN结反向偏置时呈高电阻性，来达到相互绝缘隔离的目的。双极型工艺制程技术的流程。a)第一步、准备p型衬底硅（P-type-Substrate P-sub）；b)第二步、形成n型埋层（N-type-Burrier-Layer NBL）；c)第三步、生长n型外延层（N-type-Epitaxy N-EPI）；d)第四步、形成PW保护环隔离；e)第五步、形成重掺杂NW（N-Type-Well）集电极；f)第六步、形成NPN基区（P-base）；g)第七步、形成NPN发射极和集电极接触；h)第八步、形成基极和PW接触。4集成电路制造工艺与工程应用讲义 2018/09/28PN结隔离技术结隔离技术影响PN结隔离效果：a)偏置电压b)NW、PW保护环的掺杂浓度c)E-EPI层的掺杂浓度为了达到比较好的隔离效果：a)增大PW保护环的宽度b)提高PW保护环的掺杂浓度提高PW保护环的掺杂浓度=间接增大集电区和PW保护环的寄生电容=影响双极型工艺集成电路的工作速度。 5集成电路制造工艺与工程应用讲义 2018/09/28PN结隔离技术结隔离技术-寄生的场效应管寄生的场效应管当金属线在两个NPN之间PW保护环的上方横向跨过时，它们就会形成寄生的场效应晶体管NMOS，相邻的两个NPN的集电区为该寄生NMOS的源和漏，金属线是栅。寄生NMOS的阈值电压：a)PW保护环的浓度b)ILD（Inter Lay Dielectric）氧化层的厚度提高PW保护环的浓度=会增加集电区与PW保护环的寄生电容。6集成电路制造工艺与工程应用讲义 2018/09/28LOCOS（硅局部氧化）隔离技术（硅局部氧化）隔离技术 LOCOS隔离技术与PN结隔离技术非常类似，实际上LOCOS隔离技术就是把PN结隔离技术中的PW保护环换成氧化物，LOCOS隔离技术是PN结隔离技术的副产物，氧化物能很好地隔离器件，降低结电容，同时改善闩锁效应和寄生NMOS等问题。7集成电路制造工艺与工程应用讲义 2018/09/28LOCOS（硅局部氧化）隔离技术（硅局部氧化）隔离技术LOCOS隔离技术的工艺流程：a)第一步生长前置氧化层（PAD Oxide），缓冲Si3N4层对衬底的应力；b)第二步生长Si3N4，它是场区氧化的阻挡层；c)第三步有源区AA（Active Area）区域光刻和刻蚀处理；d)第五步场区氧化，形成硅局部场氧化物隔离器件；e)第六步湿法刻蚀去除Si3N4。8集成电路制造工艺与工程应用讲义 2018/09/28LOCOS（硅局部氧化）隔离技术（硅局部氧化）隔离技术LOCOS隔离技术存在两个严重问题：a)一个问题是场区氧化层横向形成鸟嘴（birds beak），淀积LOCOS场区氧化层的过程中需要消耗掉大约44%的硅，氧原子既进行纵向扩散越过已生长的氧化物与正下方的硅反应生产成氧化物，氧原子也进行横向扩散与Si3N4掩膜下硅反应生产成氧化物。LOCOS场区氧化层的中部是凸起的然后向两边横向延伸凹入Si3N4掩膜下的有源区，并且凹入Si3N4掩膜下的氧化物会逐渐变薄形成鸟嘴的形状，所以横向延伸凹入有源区的现象被称为鸟嘴效应。b)LOCOS隔离技术的另外一个问题是白带效应，LOCOS场氧是在高温的湿氧的环境下反应生长的，而Si3N4也会在高温的湿氧的环境下生成NH3，NH3会扩散到Si/SiO2界面，并在Si/SiO2界面与Si反应形成Si3N4，这些Si3N4在有源区的边缘形成一条白带，这些Si3N4会影响后续生长的栅氧化层的质量并导致栅氧的击穿电压下降。9集成电路制造工艺与工程应用讲义 2018/09/28LOCOS（硅局部氧化）隔离技术（硅局部氧化）隔离技术a)MOS管的源漏与衬底的PN结都是零偏或者反偏的，它们的漏电流几乎为零，MOS管是被这种自身的PN结相互隔离的。b)当相邻的NMOS漏极N型有源区与NW之间的耗尽区相互靠近，它们之间的势垒高度开始减小，电子很容易越过这个势垒形成漏电流，需要考虑NMOS漏极N型有源区与NW的穿通问题。10集成电路制造工艺与工程应用讲义 2018/09/28LOCOS（硅局部氧化）隔离技术（硅局部氧化）隔离技术利用LOCOS 隔离技术制造的CMOS集成电路工艺也存在寄生场效应晶体管的问题。当金属引线从NMOS的漏极N型扩散区与PMOS的NW之间的PW上方跨过时，将会形成寄生的场效应晶体管NMOS，NMOS漏极N型扩散区如同寄生的NMOS的源极，NW如同寄生的NMOS的漏极，金属互连线是寄生的NMOS的栅极。为了解决高压HV-CMOS和BCD集成电路寄生场效应晶体管的问题，在淀积场区氧化层之后，要增加一道场区离子注入工艺流程，目的是提高寄生场效应晶体管的阈值电压，这样可以有效地改善因为寄生场效应晶体管的导通而形成漏极的问题。11集成电路制造工艺与工程应用讲义 2018/09/28 场区离子注入光刻处理。 场区离子注入。 去除光刻胶。 生长LOCOS场氧化物。 湿法刻蚀去除Si3N4。场区离子注入场区离子注入12集成电路制造工艺与工程应用讲义 2018/09/28STI（浅沟槽）隔离技术（浅沟槽）隔离技术STI隔离技术与LOCOS隔离技术非常类似，STI隔离技术是采用凹进去的沟槽结构，它场区的氧化物不是通过热氧化生长的，而是采用HDP CVD（High Density Plasma CVD）的方式淀积的SiO2，所以STI隔离技术可以解决鸟嘴效应和白带效应。13集成电路制造工艺与工程应用讲义 2018/09/28STI（浅沟槽）隔离技术（浅沟槽）隔离技术STI隔离技术的工艺流程：a)第一步生长前置氧化层，缓解后续步骤形成Si3N4层对衬底的应力；b)第二步生长Si3N4，它是STI CMP的停止层，也是场区离子注入的阻挡层；c)第三步AA区域光刻处理和刻蚀；d)第四步场区侧壁氧化修复刻蚀损伤；e)第六步利用HDP CVD淀积场区SiO2，形成场区氧化物隔离器件；f)第七步利用CMP去除多余的氧化物，进行STI氧化物平整化；g)第八步利用湿法刻蚀去除Si3N4。14集成电路制造工艺与工程应用讲义 2018/09/28STI（浅沟槽）隔离技术（浅沟槽）隔离技术a)MOS管的源漏与衬底的PN结都是零偏或者反偏的，所以它们的漏电流几乎为零，MOS管是被这种自身的PN结相互隔离的。b)相邻的NMOS漏极N型有源区与NW之间就会形成漏电流，所以需要考虑NMOS漏极N型有源区与NW的穿通问题。类似的情况还有PMOS漏极P型扩散区与PW的穿通问题。15集成电路制造工艺与工程应用讲义 2018/09/28STI（浅沟槽）隔离技术（浅沟槽）隔离技术在利用STI 隔离技术的CMOS集成电路中，同样也存在寄生场效应晶体管NMOS导通形成漏电的问题，与LOCOS隔离技术类似，当金属引线从NMOS的漏极与PMOS的NW之间的PW上方跨过时，也会形成寄生的场效应晶体管NMOS ，NMOS漏极N型扩散区如同寄生的NMOS的源极，NW如同寄生的NMOS的漏极，金属互连线是寄生的NMOS的栅极。为了解决寄生的场效应晶体管的问题，对于HV-CMOS和BCD集成电路，工程人员会在HDP CVD淀积之前，增加一道场区离子注入工艺流程，目的是提高寄生的场效应晶体管的阈值电压，这样可以有效的改善寄生的场效应晶体管的形成漏电的问题。16集成电路制造工艺与工程应用讲义 2018/09/28 场区离子注入光刻处理。 场区离子注入。 去除光刻胶。 利用HDP CVD淀积场区SiO2。场区离子注入场区离子注入17集成电路制造工艺与工程应用讲义 2018/09/28STI（浅沟槽）隔离技术（浅沟槽）隔离技术利用STI隔离技术制造的集成电路也有几个需要注意的问题：a)第一个与沟槽上方的拐角有关，沟槽上方的拐角不能太尖，否则会造成沟槽侧壁反型，从而造成器件的亚阈值漏电流过大。b)第二个是白带效应，STI侧壁的热氧化也会引起轻微的白带效应。c)第三个与STI的厚度有关，STI的氧化层高度必须比有源区高，因为在后续的离子注入工艺后去光刻胶步骤不断会有酸槽，会消耗一部分氧化物。18集成电路制造工艺与工程应用讲义 2018/09/28LOD效应效应对于利用STI作隔离的深亚微米CMOS工艺制程技术，STI沟槽中填充的是隔离介质氧化物，由于硅衬底和隔离介质氧化物的热力膨胀系数不同，导致STI会产生压应力挤压邻近MOS的有源区，引起器件的电参数发生变化，这种效应称为STI应力效应，也称LOD效应（Length of Diffusion effect）。LOD效应主要影响器件的饱和电流（Idsat）和阈值电压（Vth）。19集成电路制造工艺与工程应用讲义 2018/09/28LOD效应效应LOD效应对模拟电路的影响特别大，例如电流镜电路。增加了伪器件的电流镜电路，目的是获得更好的电路匹配。为了降低LOD效应对电流镜电路的影响而增加伪器件从而增大STI到有效器件栅极的距离，获得更好的电路匹配。20集成电路制造工艺与工程应用讲义 2018/09/28硬掩膜版（硬掩膜版（Hard Mask）工艺技术）工艺技术a)湿法腐蚀是一种纯化学腐蚀，工艺简单，具有非常好的选择性，但是没有特定方向的，腐蚀后的线条宽度难以控制，腐蚀出的图形存在一定的偏差，无法高质量地完成图形转移和复制。b)干法刻蚀具有非常好的方向性，纵向上的刻蚀速率远大于横向的刻蚀速率，可获得接近垂直的刻蚀轮廓。由于离子是全面均匀地溅射在硅片上，离子对光刻胶和无保护的薄膜材料会同时进行轰击刻蚀，其刻蚀的选择性比湿法腐蚀差很多。21集成电路制造工艺与工程应用讲义 2018/09/28硬掩膜版（硬掩膜版（Hard Mask）工艺技术）工艺技术a)硬掩膜版是首先利用很薄的光刻胶的把图形转移到中间层，再通过中间层把图形转移到底层薄膜材料。b)硬掩膜版工艺技术的方案实际是通过选择合适的硬掩膜版材料和刻蚀条件来调节硬掩膜版的选择性，从而得到高选择性的硬掩膜版材料，然后间接通过高选择性的硬掩膜版把图形转移到底层薄膜材料上，从而解决光刻胶选择性差和倾斜倒塌的问题，最终利用厚度很薄的光刻胶得到更高的分辨率和更精准的底层图形。22集成电路制造工艺与工程应用讲义 2018/09/28硬掩膜版（硬掩膜版（Hard Mask）工艺技术）工艺技术光刻机光源的波长不断演进：436nm的G-线、365nm的I-线和248nm的DUV KrF，到193nm的DUV ArF。用于DUV ArF光刻的光刻胶的机械强度和刻蚀选择性都要比DUV KrF光刻的光刻胶差。因为刻蚀的过程中也会消耗一部分光刻胶，较差的选择性导致DUV ArF光刻的光刻胶的需要更厚的厚度才能完成刻蚀并把图形从光刻胶转移到需要被刻蚀的薄膜材料。另外DUV ArF光刻的对焦深度也要比DUV KrF光刻的小。芯片的线宽随着工艺特征尺寸缩小而缩小，光刻胶的厚度与芯片的线宽的高宽比反而增大，也就是光刻胶的高度与宽度比增大，较大的光刻胶的高宽比和更小的对焦深度会导致光刻胶出现倾斜倒塌的几率增大。23集成电路制造工艺与工程应用讲义 2018/09/28硬掩膜版（硬掩膜版（Hard Mask）工艺技术）工艺技术多晶硅栅硬掩膜版的工艺流程：a)淀积多晶硅栅b)淀积的SiO2和SiON层c)栅光刻处理d)显影24集成电路制造工艺与工程应用讲义 2018/09/28硬掩膜版（硬掩膜版（Hard Mask）工艺技术）工艺技术多晶硅栅硬掩膜版的工艺流程：a)刻蚀硬掩膜版b)刻蚀多晶硅栅c)淀积的SiO2和SiON层d)栅光刻处理e)湿法刻蚀去除SiO2和SiON。25集成电路制造工艺与工程应用讲义 2018/09/28漏致势垒降低效应漏致势垒降低效应图3-44 DIBL效应导致栅极对沟道的控制能力下降图3-45 NMOS长沟道器件表面的能带图图3-46 NMOS短沟道器件表面的能带图 对于长沟道器件，源和漏极的耗尽区宽度远小于器件的沟道长度，漏极的电压不会影响源极与衬底之间的自建势垒高度。对于短沟道器件，源和漏极的耗尽区宽度约等于器件的沟道长度，漏极电压的升高导致源极与衬底之间的自建势垒高度降低，随着漏极电压的升高，这个自建势垒高度不断降低，器件的沟道长度越短，DIBL效应就越严重，并且随着漏极电压不断增大而加强。26集成电路制造工艺与工程应用讲义 2018/09/28漏致势垒降低效应漏致势垒降低效应改善漏致势垒降低效应的方法：a)通过降低栅氧化层厚度抑制DIBL效应的方法是通过提高栅控能力来提高栅极与衬底的介面电场，达到提高衬底势垒高度的目的，从而降低漏电流和防止源漏穿通。b)通过降低源漏区结深抑制DIBL效应的方法是通过减小漏极耗尽区与栅极的距离来提高栅控能力，达到控制衬底势垒高度的目的，从而防止源漏穿通。c)通过提高沟道掺杂浓度抑制DIBL效应的方法是通过降低漏极耗尽区的宽度，使得源和漏极的耗尽区宽度之和小于器件的沟道长度，从而防止源漏穿通。27集成电路制造工艺与工程应用讲义 2018/09/28晕环离子注入晕环离子注入为了抑制短沟道器件的DIBL效应，在LDD结构中使用晕环（Halo，或者称口袋Pocket）离子注入来提高衬底与源漏交界面的掺杂浓度，从而降低源漏耗尽区的宽度，达到抑制短沟道器件的DIBL效应。晕环离子注入的类型是与衬底相同的，例如NMOS的晕环离子注入的类型是p型，而PMOS的晕环离子注入的类型是n型。图3-47 (a) LDD离子注入 (b) 晕环离子注入 (c) 源漏重掺杂离子注入28集成电路制造工艺与工程应用讲义 2018/09/28浅源漏结深浅源漏结深源和漏结深与DIBL效应成正比，可以通过减小源和漏结深改善DIBL效应。源和漏的扩展区LDD结深也与DIBL效应成正比。图3-48 0.18m CMOS的剖面图图3-49 45nm CMOS的剖面图图3-50 22nm FD-SOI CMOS的剖面图29集成电路制造工艺与工程应用讲义 2018/09/28倒掺杂阱倒掺杂阱亚微米以上的阱离子注入工艺是采用两次离子注入的方式：a)第一次是离子注入到沟道表面附近，然后再通过高温扩散推进到合适的深度。b)第二次是阈值电压离子注入。深亚微米阱工艺是倒掺杂阱，阱离子注入工艺是分三次离子注入：a)第一次是高能量和高浓度的阱离子注入，注入的深度最深，达到几微米；b)第二次是中等能量和中等浓度的防穿通沟道离子注入，离子注入到沟道及沟道下表面附近；c)第三次是低能量和低浓度的阈值电压调节离子注入，离子注入到沟道表面附近。图3-51阱离子注入剖面图图3-52防穿通沟道离子注入剖面图图3-53阈值电压离子注入剖面图30集成电路制造工艺与工程应用讲义 2018/09/28阱邻近效应阱邻近效应图3-54 光刻胶反射离子导致阱边缘表面掺杂浓度不同的示意图图3-55 阱边缘表面掺杂浓度不同导致WPE效应的示意图靠近阱边缘的器件的电特性会受到器件沟道区域到阱边界距离的影响，这种现象称为阱邻近效应(Well Proximity Effect - WPE)。造成WPE效应的原因是在进行阱离子注入工艺时，经过电场加速的离子在光刻胶边界和侧面上发生了散射和反射，散射和反射离子会进入到硅表面，影响阱边界附近区域的掺杂浓度，阱边界附近的掺杂浓度是非均匀的，它会随着距离阱边界的远近而变化，距离阱边界越近的区域，浓度越大，这种不均匀掺杂造成不同区域的器件的阈值电压和饱和电流是不同的。31集成电路制造工艺与工程应用讲义 2018/09/28阱邻近效应阱邻近效应0.11m工艺平台2.5V NMOS的阈值电压Vt随S（是器件沟道到阱边界的距离）变化的示意图。改善WPE效应的方法是根据电路设计要求判断是否需要考虑WPE效应的影响，从而选择器件沟道区域到阱边界的距离S的值。图3-56 0.11m 3.3V NMOS的Vt随S变化的示意图图3-57 NMOS到PW边界不同的版图32集成电路制造工艺与工程应用讲义 2018/09/28反短沟道效应反短沟道效应在实际的工艺中引入了晕环离子注入，器件的阈值电压并不会随着沟道长度变小而变小，而是出现先增大后变小的效应，业界称这个效应为反短沟道效应。因为晕环离子注入是在器件沟道中源和漏有源区边界附近形成与沟道同型的中等掺杂区域，随着沟道长度变小，这两个中等掺杂区域会相互靠近，并可能重叠在一起，随着它们相互靠近，沟道的掺杂浓度会逐渐变大，导致阈值电压变大和饱和电流变小。65nm 1.2V NMOS的Vt随沟道长度变化的示意图33集成电路制造工艺与工程应用讲义 2018/09/28热载流子注入效热载流子注入效应应MOSFET的工作区间34集成电路制造工艺与工程应用讲义 2018/09/28图3-59 MOSFET理想的电压与电流特性曲线图3-60 MOSFET工作在线性区、非线性区和饱和区MOSFET的工作区间的工作区间MOSFET的工作区间：a)当VgVt（Vt为阈值电压）时，首先漏极电流随漏极电压线性增加，因为此时器件沟道的作用可以等效于一个电阻，这个工作区间称为线性区。b)随着漏极电压不断升高，栅极在漏极附近的反型层厚度不断减小，漏电流偏离线性，这个工作区间称为非线性区。c)当漏极电压继续不断增大时，漏电流的曲线缓慢变平，直到沟道被夹断，漏电流趋于定值，器件最终进入饱和区。35集成电路制造工艺与工程应用讲义 2018/09/28沟道电场强度沟道电场强度对于工作在饱和区的器件，器件漏极有源区与衬底之间会形成耗尽区，耗尽区的电阻率比强反型的沟道电阻率要大很多，所以器件的等效电阻主要分布在夹断点到漏极有源区之间的耗尽区，大部分的源漏电压都会加载在这个耗尽区。在从源极有源区到漏极有源区方向上电场等势线分布是越来越密的，电场强度E=V/L, V是电势差，L是电场等势线的距离，电场等势线分布越来越密表示L越小，最强的横向电场出现在漏极有源区与衬底的交界处。工作在饱和区的NMOS沟道的电场工作在饱和区的NMOS电场等势线分布36集成电路制造工艺与工程应用讲义 2018/09/28工作在饱和区的NMOS管的电流流向衬底电流Isub随栅电压Vg变化热载流子注入效应热载流子注入效应载流子经过沟道强电场区加速形成热载流子，热载流子会与耗尽区的晶格发生碰撞电离，碰撞电离会产生一群能量非常高的热电子和热空穴，新产生的热电子会有很大一部分到达漏端，形成漏电流，也有非常少的热电子进入栅氧化层到达栅极形成栅电流。新产生的热空穴会有多种流向，有一小部分进入栅极形成栅电流。绝大部分新产生的热空穴会流向衬底，形成衬底电流Isub，因为衬底的电势最低。衬底电流是栅电压的函数，呈现独特的抛物线形状，它随着Vg的逐渐增加而增大，达到最大值后减小。最大值通常出现在VgVd/2附近。37集成电路制造工艺与工程应用讲义 2018/09/28热载流子注入效应热载流子注入效应热载流子注入效应会导致几个严重的问题：a)第一个是器件的阈值电压漂移；b)第二个是漏极感应势垒降低(DIBL)效应；c)第三个是NMOS寄生的NPN导通；d)第四个是闩锁效应。38集成电路制造工艺与工程应用讲义 2018/09/28阈值电压漂移阈值电压漂移阈值电压漂阈值电压漂移移：热载流子（包括热电子和热空穴）越过Si/SiO2界面的势垒，会引起栅氧化层损伤导致缺陷或者在栅氧化层中碰撞电离产生氢离子，影响界面态密度，这些界面态和缺陷可以捕捉电荷，导致氧化层充电，充电的栅氧化层会产生纵向电场影响器件的阈值电压，导致器件电特性随工作时间而变化，影响器件的可靠性，造成器件失效。衬底电流衬底电流Isub：由于流向衬底的热空穴电流与流向栅的热载流子电流是成正比的，而且流向衬底的热空穴电流比流向栅的热电子电流大几个数量级，所以衬底的热空穴电流更容易测量，FAB通常会把衬底电流作为热载流子注入的指标。39集成电路制造工艺与工程应用讲义 2018/09/28漏极感应势垒降低漏极感应势垒降低(DIBL)效应效应漏极感应势垒降低(DIBL)效应：热空穴流向衬底导致衬底的电压升高，从而导致衬底与源极的势垒高度降低。因为热空穴流向衬底会形成衬底电流，衬底电流过衬底等效电阻Rsub会形成电势差Vb=Isub*Rsub，同时造成衬底的电压升高了Vb，使得源端与衬底之间的自建势垒高度降低了q*Vb，源端与衬底之间的自建势垒高度降低导致漏端的电子更容易越过沟道的势垒，增大漏端的漏电流Id，衬底电流越大DIBL效应就越严重。NMOS表面源到漏的能带图40集成电路制造工艺与工程应用讲义 2018/09/28NMOS的源漏穿通电压随漏极电流变化NMOS寄生的NPN寄生的寄生的NPN导通导通NMOS寄生的NPN导通：热空穴流向衬底导致衬底的电压升高，源端与衬底之间的pn结正偏，漏端与衬底之间的pn结反偏，此时NPN正向导通。当寄生的NPN导通后，已经不能再通过NMOS的栅去关断这个寄生的NPN，这时NMOS寄生的NPN工作在放大区会产生大电流烧毁器件。受NMOS寄生的NPN导通的影响，NPN导通表现为NMOS的源漏穿通，电流不再受沟道控制，NMOS的源漏穿通电压是一个C的形状。41集成电路制造工艺与工程应用讲义 2018/09/28防止寄生的BJT开启的方法：减小Rsub和Isub。通常工艺技术平台会有设计规则规定大尺寸NMOS的衬底PW中p型有源区之间的横向距离S2和纵向距离S1，其实就是限制单个NMOS的尺寸大小。随着S1和S2增大，器件中心到边缘的寄生电阻Rsub也会增大，当Isub*Rsub0.6V会导致寄生的NPN开启。因为空穴的迁移率h比电子的迁移率e小，e大约是h 的2.5倍，所以PNP的放大倍数比NPN的小，另外与NMOS相比，PMOS的热载流子注入效应并不明显，所以热载流子效应导致PMOS寄生的PNP开启的问题并不明显。寄生的寄生的NPN导通导通42集成电路制造工艺与工程应用讲义 2018/09/28闩锁效应闩锁效应闩锁效应：热空穴流向衬底导致衬底的电压升高触发寄生NPN和PNP引起的。相邻的NMOS和PMOS存在寄生的NPN和PNP，Rsub是PW衬底的等效电阻，Rnw是NW衬底的等效电阻。当热空穴流向PW衬底会形成衬底电流Isub导致PW衬底的电压升高了Isub*Rsub，如果Isub*Rsub 0.6V时，NMOS源端与PW衬底之间的pn结正偏，NW衬底与PW衬底之间的pn结反偏，那么NPN正向导通。因为NMOS源端与PW衬底之间的pn结正偏，会有一小部分热空穴进入源端，每一个到达源端的空穴都会引起大量电子注入PW衬底，这些电子会有很多一部分被NW衬底收集，被NW衬底收集电子会形成NW电流Inw同时在NW衬底的等效电阻Rnw上形成压降Inw*Rnw，如果Inw*Rnw T1（Co） T1（Ni2PtSi）。然后用湿法刻蚀（刻蚀的酸是NH4OH和H2O2）去除氧化物上未反应的金属，防止桥连短路。第二次RTA-2需要更高的温度T2，把相位C49转化为C54的低阻金属硅化物生成TiSi2/CoSi2/ NiPtSi ，T2（Ti） T2（Co） T2（Ni2PtSi）。Ti-Salicide有一个致命的缺点，随着Salicide厚度的降低或者线宽的减小，Ti-Salicide由C49相位转化为C54相位的临界温度T1会升高，而C54相位发生团块化的临界温度T2反而会降低，以致于会出现T1=T2的临界点，甚至会出现T2小于T1的情况。大尺寸的工艺才会采用Ti-Salicide工艺技术，例如特征尺寸为0.5m0.25m的工艺技术。而Co-Salicide可以有效避免这种直接发生团块化现象，所以特征尺寸为0.18m80nm的工艺技术都采用Co-Salicide工艺技术。58集成电路制造工艺与工程应用讲义 2018/09/28SAB工艺技术工艺技术金属硅化物对于ESD器件和较高阻抗的电阻是有害的，为了得到相同的电阻阻值，金属硅化物电阻比非金属硅化物电阻需要更多的面积，形成金属硅化物的ESD器件会导致ESD电流在器件表面流动，烧毁ESD器件。在没有金属硅化物的有源区，ESD电流沿有源区某个方向流动，造成该方向硅发热和电阻升高，ESD电流会更倾向于流向电阻低的区域，所以ESD电流会沿有源区各个方向均匀地流动，从而达到保护器件的目的。为了形成Non-Salicide器件，需要利用金属只会与多晶硅和有源区硅反应而不会与介质层反应的特点，在进行Salicide工艺流程前淀积一层介质层覆盖在Non-Salicide区域，防止这些区域形成Salicide，这种为了形成Non-Salicide器件的技术称为自对准硅化物阻挡层技术（Self-Aligned Block - SAB），也可以称为电阻保护氧化层（Resist Protection Oxide - RPO）。59集成电路制造工艺与工程应用讲义 2018/09/28SABSAB刻蚀刻蚀为什么SAB刻蚀利用干法刻蚀和湿法刻蚀结合呢？a)因为干法刻蚀是利用带电离子浆轰击的方式去除氧化硅，它既包括物理的轰击也包括化学反应的过程，如果直接用干法刻蚀完全去除氧化硅会损伤衬底硅，导致最终形成的Salicide电阻偏高。b)而湿法刻蚀是利用化学反应去除氧化硅，不存在物理轰击，所以不会损伤衬底。c)但是干法刻蚀是各向异性刻蚀，它的刻蚀方向是垂直向下，它能很好地控制尺寸，而湿法刻蚀是各向同性刻蚀，湿法刻蚀横向刻蚀比较严重，不能控制刻蚀的方向，最终刻蚀得到的尺寸会与设计的图形存在偏差，另外横向刻蚀还会渗透到栅氧里面导致漏电，器件失效。60集成电路制造工艺与工程应用讲义 2018/09/28SAB和和Salicide工艺技术的工程应用工艺技术的工程应用SAB和Salicide工艺技术流程：a)形成重掺杂源漏有源区的工艺流程为起点。b)淀积SAB。c)SAB光刻处理。d)显影e)SAB刻蚀处理。f)去除光刻胶。61集成电路制造工艺与工程应用讲义 2018/09/28SAB和和Salicide工艺技术的工程应用工艺技术的工程应用SAB和Salicide工艺技术流程：a)清洗自然氧化层。b)淀积NiPt和TiN。c)第一步Salicide RTA-1。d)NiPt和TiN 选择性刻蚀。e)第二步Salicide RTA2。62集成电路制造工艺与工程应用讲义 2018/09/28静电放电离子注入技术静电放电离子注入技术先进工艺技术平台器件结构的存在的ESD问题：a)LDD工艺技术是为了改善器件的HCI效应，但是LDD结构结深很浅，源和漏端的LDD结构相当于两个“尖端”。如果把这种具有LDD结构的器件用于设计输出缓冲级电路，ESD很容易通过“尖端放电”击毁它们。b)Salicide工艺技术是为了改善有源区的串联电阻和接触电阻，Salicide工艺技术可以在有源区和多晶硅表面形成低阻的Salicide薄膜。如果发生ESD现象，ESD电流会首先沿着低阻的Salicide薄膜流动，ESD的大电流会造成Salicide金属表层发热直接烧毁器件。c)栅氧化层厚度不断降低是为了降低器件的阈值电压和工作电压，从而降低功耗，但是随着栅氧化层厚度的不断降低，它的击穿电压也不断降低，它更容易被ESD损伤，因为很小的ESD电压就可以击穿栅氧化层。a)为了改善因为引入先进工艺技术导致输入输出电路ESD防护能力下降的问题，工艺上发展出静电放电离子注入（ESD IMP）工艺技术，ESD IMP工艺技术是通过离子注入的方式改变ESD NMOS的LDD结构或者只改变漏端接触孔正下方pn结界面的击穿电压，使漏端接触孔正下方界面的pn结击穿电压比LDD尖端的击穿电压低，达到保护LDD尖端的目的，从而改善ESD NMOS的ESD性能，提高芯片抵御ESD的能力。63集成电路制造工艺与工程应用讲义 2018/09/28静电放电离子注入技术静电放电离子注入技术ESD IMP工艺技术有两种类型：一种是n型N-ESD IMP，另外一种是p型P-ESD IMP，它们都是只针对ESD NMOS的工艺技术。ESD NMOS是利用自身寄生的BJT NPN开启进行ESD静电放电，因为寄生BJT NPN的ESD放电能力很强。对于ESD PMOS，它的寄生BJT PNP的性能是比较差，在ESD保护电路中通常是依靠它的寄生p型二极管正向导通进行ESD静电放电，所以并没有特别针对ESD PMOS的ESD IMP工艺技术。n型的N-ESD IMP工艺流程是在LDD离子注入后增加一道N-ESD IMP工艺步骤 ，目的是通过离子注入增大ESD NMOS 的LDD结构结深，所以n型ESD IMP的ESD NMOS不再具有LDD结构尖端放电的特点，从而提高ESD NMOS的ESD性能。64集成电路制造工艺与工程应用讲义 2018/09/28P-ESD IMP工艺技术是在源漏离子注入后增加一道P-ESD IMP工艺步骤，P-ESD IMP的目的是把中等浓度的硼离子通过离子注入掺杂到ESD NMOS漏端有源区正下方与PW的界面，降低该界面pn结的击穿电压，使它的击穿电压比LDD尖端的击穿电压低，达到保护LDD尖端的目的，同时也降低ESD NMOS的骤回电压Vt1，使ESD NMOS寄生BJT NPN在更低的电压就开启进行ESD静电放电，改善ESD NMOS的ESD性能，提高芯片抵御ESD的能力。静电放电离子注入技术静电放电离子注入技术65集成电路制造工艺与工程应用讲义 2018/09/28VSS是接地管脚，VDD是接电源管脚，ESD GGNMOS的栅，源和衬底接触都接地管脚，漏端接VDD管脚，漏端的正下方是P-ESD IMP形成中等掺杂的p型区域。GGNMOS自身存在一个寄生的BJT NPN，当ESD发生在VDD管脚时，VSS接地管脚接地，漏端的电压瞬间升高，首先是漏端接触孔正下方与PW的 pn结产生雪崩击穿，因为该区域存在P-ESD IMP中等掺杂的p型区域，界面的pn结击穿电压最低。漏端雪崩击穿产生电子空穴对，空穴被衬底收集形成电流Ipw，电流Ipw流过PW的寄生电阻Rp，从而造成PW的电压Vb升高，当电压Vb=Ipw*Rp0.6V时，源端的有源区与PW之间的pn结正偏，也就是NPN的发射结正偏，这时NPN开启导通形成低阻通路，进行ESD放电，从而保护LDD结构，防止尖端放电击毁器件。 静电放电离子注入技术静电放电离子注入技术66集成电路制造工艺与工程应用讲义 2018/09/28静电放电离子注入技术的工程应用静电放电离子注入技术的工程应用p型P-ESD IMP的工艺流程：a)已经完成源漏离子注入工艺为起点。b)P-ESD IMP光刻处理。c)显影。d)p型P-ESD IMP离子注入。e)去除光刻胶。67集成电路制造工艺与工程应用讲义 2018/09/28金属互连技术金属互连技术根据金属互连线的结构特点，可以把它分为几大类：a)第一类是金属接触孔和通孔填充材料；b)第二类是金属互连线材料；c)第三类是金属阻挡层；68集成电路制造工艺与工程应用讲义 2018/09/28接接触孔和通孔填充材料触孔和通孔填充材料接触孔（Contact）是指芯片内器件与第一层金属之间的连接通道，通过接触孔和金属层可以实现不同器件之间的连接。通孔（Via）是指相邻金属层之间的连接通道，通过通孔可以实现相邻金属层之间的连接。a)铝具有很低的电阻率，而且淀积工艺简单，它是最早应用于接触孔和通孔填充的材料。b)0.5m以下，接触孔的直径缩小到0.5um，铝的蒸发或者溅射工艺并不能很好地满足工艺制程的要求，它会产生空隙和空洞。c)钨是利用CVD淀积的，它具有极强的填充高深宽比通孔的能力，并且台阶覆盖率非常好。钨开始在亚微米工艺作为接触孔和通孔的填充材料取代铝。69集成电路制造工艺与工程应用讲义 2018/09/28接接触孔和通孔填充材料触孔和通孔填充材料a) 钨是利用CVD淀积的，它具有极强的填充高深宽比通孔的能力，并且台阶覆盖率非常好。钨开始在亚微米工艺作为接触孔和通孔的填充材料取代铝。b) 通过WCVD淀积钨时，钨材料的生长是各向同性等比例，它可以有效地防止空洞现象和很好地填充通孔。c) 0.13m以下，为了降低RC延时，利用低阻的铜作为填充通孔和互连线的材料。但是铜在硅中扩散很快，为了有效地隔离硅和铜，所以填充接触孔的材料依然是钨。70集成电路制造工艺与工程应用讲义 2018/09/28铝作为集成电路制造的互连材料具有几方面的优点：a)第一点是铝能够很容易附着在氧化硅上，因为铝能与氧化硅反应形成氧化铝界面，使铝附着在氧化硅上。b)第二点是铝成本低廉，电阻率较低。c)第三点是刻蚀铝的工艺简单，可以通过干法或者湿法刻蚀形成铝互连线。d)第四点是淀积铝的工艺简单，利用PVD方式淀积的铝薄膜质量会更好，并且电阻率会更低。“铝穿刺”是指纯铝与硅会产生相互扩散，铝会穿透有源区进入衬底，导致有源区与衬底发生穿通的现象。在形成欧姆接触的过程中，纯铝与有源区的硅直接接触，有源区的硅会向铝金属中扩散并溶解到铝中，并在有源区形成空洞，铝会填充空洞形成铝金属锥，在450时硅在纯铝的溶解度是0.5%，500时硅在纯铝的溶解度是1%。可以有两种方法改善“铝穿刺”问题：a)第一种方法是利用含1%硅的铝合金材料代替纯铝材料；b)第二种方法是淀积金属铝前先预淀积一层金属层（Ti和TiN）作为阻挡层，隔离铝金属与硅。铝金属互连铝金属互连71集成电路制造工艺与工程应用讲义 2018/09/28电迁移是指电流流过铝互连线时，电子与铝原子发生碰撞，电子的动量会转移到铝原子，引起铝原子在电流的方向上发生移动而产生金属原子堆积，形成小丘导致互连线开路或者短路。金属铝是一种多晶材料，它由许多小的金属单晶颗粒组成，金属单晶颗粒又由金属原子组成。当电流流过铝互连线时，电子流不断沿着单晶纹理碰撞单晶颗粒和金属原子，在这个过程中电子把动量传递给单晶颗粒和金属原子，一些较小的单晶颗粒和金属原子开始松动并沿着纹理向电流的方向移动，它们会产生位移，形成空隙从而破坏铝互连线，最终迫使铝互连线形成开路。电迁移电迁移72集成电路制造工艺与工程应用讲义 2018/09/28有两种方法改善电迁移问题：a)第一种方法是利用铝铜合金代替纯铝材料做互连金属材料来改善电迁移。b)第二种方法是利用三文治结构（TiN/Al/TiN）改善电迁移，上下覆盖层TiN可以防止铝金属堆积小丘。图（a）未淀积金属层前，图（b）是淀积Ti和TiN，图（c）淀积AlCu合金，图（d）是淀积TiN，图（e）金属层光刻，图（f）金属层刻蚀，并形成金属互连线。铝金属互连铝金属互连73集成电路制造工艺与工程应用讲义 2018/09/28铜材料的缺点：a)第一点是铜很难粘附着在硅化物上；b)第二点是铜很容易在硅和硅化物中扩散，铜扩散到衬底会导致重金属污染，影响器件的性能；c)第三点是没有一种有效的刻蚀铜的方法，因为铜的氟化合物具有很低的挥发性。铜的大马士革结构，首先通过刻蚀技术在IMD介质层中形成通孔和互连线沟槽，然后淀积阻挡层金属钽和氮化钽，再通过离子化金属等离子体淀积铜籽晶层和化学电镀（ECP）大量淀积铜，最后通过CMP技术去除沟槽外的铜实现平坦化，同时防止铜互连线之间短路。图（a）是完成IMD层，图（b）是完成金属层光刻，图（c）是完成金属层刻蚀，图（d）是完成通孔光刻，图（e）是完成通孔刻蚀，图（f）是利用硬掩膜版再次进行金属层刻蚀，图（g）是淀积Ta/TaN和铜籽晶层，图（h）是利用ECP大量淀积铜，图（i）是CMP平坦化。铜铜金金属互连属互连74集成电路制造