计算机组成原理答案.doc

精品文档，仅供学习与交流，如有侵权请联系网站删除第   一   章1. 什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？    解：P3    计算机系统计算机硬件、软件和数据通信设备的物理或逻辑的综合体。    计算机硬件计算机的物理实体。    计算机软件计算机运行所需的程序及相关资料。    硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。5. 冯诺依曼计算机的特点是什么？    解：冯氏计算机的特点是：P9    由运算器、控制器、存储器、输入设备、输出设备五大部件组成；    指令和数据以同一形式（二进制形式）存于存储器中；    指令由操作码、地址码两大部分组成；    指令在存储器中顺序存放，通常自动顺序取出执行；    以运算器为中心（原始冯氏机）。7. 解释下列概念：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。    解：P10    主机是计算机硬件的主体部分，由CPU+MM（主存或内存）组成；    CPU中央处理器（机），是计算机硬件的核心部件，由运算器+控制器组成；（早期的运、控不在同一芯片上）    主存计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；由存储体、各种逻辑部件及控制电路组成。    存储单元可存放一个机器字并具有特定存储地址的存储单位；    存储元件存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取；    存储字一个存储单元所存二进制代码的逻辑单位；    存储字长一个存储单元所存二进制代码的位数；    存储容量存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）    机器字长CPU能同时处理的数据位数；    指令字长一条指令的二进制代码位数；讲评：一种不确切的答法：    CPU与MM合称主机；    运算器与控制器合称CPU。    这两个概念应从结构角度解释较确切。 8. 解释下列英文缩写的中文含义：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS    解：全面的回答应分英文全称、中文名、中文解释三部分。    CPUCentral Processing Unit，中央处理机（器），见7题；    PCProgram Counter，程序计数器，存放当前欲执行指令的地址，并可自动计数形成下一条指令地址的计数器；      IRInstruction Register，指令寄存器，存放当前正在执行的指令的寄存器；     CUControl Unit，控制单元（部件），控制器中产生微操作命令序列的部件，为控制器的核心部件；    ALUArithmetic Logic Unit，算术逻辑运算单元，运算器中完成算术逻辑运算的逻辑部件；    ACCAccumulator，累加器，运算器中运算前存放操作数、运算后存放运算结果的寄存器；      MQMultiplier-Quotient Register，乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。     X此字母没有专指的缩写含义，可以用作任一部件名，在此表示操作数寄存器，即运算器中工作寄存器之一，用来存放操作数；    MARMemory Address Register，存储器地址寄存器，内存中用来存放欲访问存储单元地址的寄存器；      MDRMemory Data Register，存储器数据缓冲寄存器，主存中用来存放从某单元读出、或写入某存储单元数据的寄存器；      I/OInput/Output equipment，输入/输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送；    MIPSMillion Instruction Per Second，每秒执行百万条指令数，为计算机运算速度指标的一种计量单位；10. 指令和数据都存于存储器中,计算机如何区分它们？    解：计算机硬件主要通过不同的时间段来区分指令和数据，即：取指周期（或取指微程序）取出的既为指令，执行周期（或相应微程序）取出的既为数据。    另外也可通过地址来源区分，从PC指出的存储单元取出的是指令，由指令地址码部分提供操作数地址。    问题讨论：    × 由控制器分析是指令还是数据；   数据进控制器？    × 指令由指令寄存器存取；指令寄存器有控制功能？    × 指令和数据的格式不一样；指令由操作码和地址码组成）两者的二进制代码形式不一样？    × 指令顺序存放，而数据不是；数据为什么不能顺序存放？     × MAR放地址，MDR放数据；取指时MDR中也是数据？     × 存取数据和存取指令的操作在机器中完全一样；无法区分？    × 指令和数据的地址不一样；某一存储单元只能放数据（或指令）?    × 指令放在ROM中，数据放在RAM中；用户程序放在哪？第 三 章1. 什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？    解：总线是多个部件共享的传输部件。    总线传输的特点是：某一时刻只能有一路信息在总线上传输，即分时使用。    为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。    讲评：  围绕“为减轻总线负载”的几种说法：× 应对设备按速率进行分类，各类设备挂在与自身速率相匹配的总线上；× 应采用多总线结构；× 总线上只连接计算机的五大部件；× 总线上的部件应为低功耗部件。上述措施都无法从根上（工程上）解决问题，且增加了许多不必要（或不可能）的限制。× 总线上的部件应具备机械特性、电器特性、功能特性、时间特性；这是不言而喻的。4. 为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？    解：总线判优控制解决多个部件同时申请总线时的使用权分配问题；    常见的集中式总线控制有三种：链式查询、计数器查询、独立请求；    特点：链式查询方式连线简单，易于扩充，对电路故障最敏感；计数器查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式判优速度最快，但硬件器件用量大，连线多，成本较高。5. 解释下列概念：总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期和总线的通信控制。    解：    总线的主设备（主模块）指一次总线传输期间，拥有总线控制权的设备（模块）；    总线的从设备（从模块）指一次总线传输期间，配合主设备完成传输的设备（模块），它只能被动接受主设备发来的命令；    总线的传输周期总线完成一次完整而可靠的传输所需时间；    总线的通信控制指总线传送过程中双方的时间配合方式。6. 试比较同步通信和异步通信。    解：    同步通信由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合；    异步通信不由统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。    8. 为什么说半同步通信同时保留了同步通信和异步通信的特点？    解：    半同步通信既能像同步通信那样由统一时钟控制，又能像异步通信那样允许传输时间不一致，因此工作效率介于两者之间。10. 为什么要设置总线标准？你知道目前流行的总线标准有哪些？什么叫plug and play？哪些总线有这一特点？    解：    总线标准的设置主要解决不同厂家各类模块化产品的兼容问题；    目前流行的总线标准有：ISA、EISA、PCI等；    plug and play即插即用，EISA、PCI等具有此功能。11. 画一个具有双向传输功能的总线逻辑图。    解：此题实际上是要求设计一个双向总线收发器，设计要素为三态、双向、使能等控制功能的实现，可参考74LS245等总线收发器芯片内部电路。 逻辑图如下：（n位）几种错误的设计：几种错误的设计：12. 设数据总线上接有A、B、C、D四个寄存器，要求选用合适的74系列芯片，完成下列逻辑设计：（1） 设计一个电路，在同一时间实现DA、DB和DC寄存器间的传送；（2） 设计一个电路，实现下列操作：    T0时刻完成D总线；  T1时刻完成总线A；  T2时刻完成A总线；  T3时刻完成总线B。    解：     （1）采用三态输出的D型寄存器74LS374做A、B、C、D四个寄存器，其输出可直接挂总线。A、B、C三个寄存器的输入采用同一脉冲打入。注意-OE为电平控制，与打入脉冲间的时间配合关系为：     现以8位总线为例，设计此电路，如下图示：    （2）寄存器设置同（1），由于本题中发送、接收不在同一节拍，因此总线需设锁存器缓冲，锁存器采用74LS373（电平使能输入）。节拍、脉冲配合关系如下：    节拍、脉冲分配逻辑如下：节拍、脉冲时序图如下：    以8位总线为例，电路设计如下：（图中，A、B、C、D四个寄存器与数据总线的连接方法同上。）    几种错误的设计：（1）    几种错误的设计：（1）    几种错误的设计：（2）    几种错误的设计：（2）    几种错误的设计：第 四 章3. 存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？    答：存储器的层次结构主要体现在Cache主存和主存辅存这两个存储层次上。     Cache主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。    主存辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。    综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。    主存与CACHE之间的信息调度功能全部由硬件自动完成。而主存辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部份通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。    4. 说明存取周期和存取时间的区别。    解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：    存取周期 = 存取时间 + 恢复时间    5. 什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？    解：存储器的带宽指单位时间内从存储器进出信息的最大数量。    存储器带宽 = 1/200ns ×32位= 160M位/秒 = 20MB/S = 5M字/秒    注意字长（32位）不是16位。（注：本题的兆单位来自时间=106）      6. 某机字长为32位，其存储容量是64KB，按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。    解：存储容量是64KB时，按字节编址的寻址范围就是64KB，则：    按字寻址范围 = 64K×8 / 32=16K字  按字节编址时的主存地址分配图如下：讨论：  1、一个存储器不可能有两套地址，注意字长32位，不是16位 ，不能按2字节编址；  2、本题与IBM370、PDP-11机无关；  3、按字寻址时，地址仍为16位；´    （ ：地址14位，单元16K个，按字编址4K空间。）  4、字寻址的单位为字，不是B。  5、按字编址的地址范围为016K-1，空间为16K字；按字节编址的地址范围为064K-1，空间为64KB。不能混淆；  6、画存储空间分配图时要画出上限。    7. 一个容量为16K×32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？    1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位    解：地址线和数据线的总和 = 14 + 32 = 46根；    各需要的片数为：1K×4：16K×32 / 1K×4 = 16×8 = 128片 2K×8：16K×32 / 2K×8 = 8×4 = 32片 4K×4：16K×32 / 4K×4 = 4×8 = 32片 16K×1：16K×32 / 16K×1 = 32片4K×8：16K×32 / 4K×8 = 4×4 = 16片8K×8：16K×32 / 8K×8 = 2×4 = 8片 讨论：    地址线根数与容量为2的幂的关系，在此为214，14根；    ：32=25，5根）´数据线根数与字长位数相等，在此为32根。（不是2的幂的关系。    9. 什么叫刷新？为什么要刷新？说明刷新有几种方法。    解：刷新对DRAM定期进行的全部重写过程；    刷新原因因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；    常用的刷新方法有三种集中式、分散式、异步式。    集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新；    分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间；    异步式：是集中式和分散式的折衷。讨论：  1、刷新与再生的比较：      共同点：    动作机制一样。都是利用DRAM存储元破坏性读操作时的重写过程实现；    操作性质一样。都是属于重写操作。区别：    解决的问题不一样。再生主要解决DRAM存储元破坏性读出时的信息重写问题；刷新主要解决长时间不访存时的信息衰减问题。    操作的时间不一样。再生紧跟在读操作之后，时间上是随机进行的；刷新以最大间隔时间为周期定时重复进行。    动作单位不一样。再生以存储单元为单位，每次仅重写刚被读出的一个字的所有位；刷新以行为单位，每次重写整个存储器所有芯片内部存储矩阵的同一行。    芯片内部I/O操作不一样。读出再生时芯片数据引脚上有读出数据输出；刷新时由于CAS信号无效，芯片数据引脚上无读出数据输出（唯RAS有效刷新，内部读）。鉴于上述区别，为避免两种操作混淆，分别叫做再生和刷新。    2、CPU访存周期与存取周期的区别：    CPU访存周期是从CPU一边看到的存储器工作周期，他不一定是真正的存储器工作周期；存取周期是存储器速度指标之一，它反映了存储器真正的工作周期时间。      3、分散刷新是在读写周期之后插入一个刷新周期，而不是在读写周期内插入一个刷新周期，但此时读写周期和刷新周期合起来构成CPU访存周期。     4、刷新定时方式有3种而不是2种，一定不要忘了最重要、性能最好的异步刷新方式。    10. 半导体存储器芯片的译码驱动方式有几种？    解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。    线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材；    重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。    11. 画出用1024×4位的存储芯片组成一个容量为64K×8位的存储器逻辑框图。要求将64K分成4个页面，每个页面分16组，指出共需多少片存储芯片。    解：设采用SRAM芯片，    总片数 = 64K×8位 / 1024×4位              = 64×2 = 128片    题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：    页面容量 = 总容量 / 页面数                = 64K×8位 / 4                 = 16K×8位；    组容量 = 页面容量 / 组数              = 16K×8位 / 16 = 1K×8位；    组内片数 = 组容量 / 片容量                 = 1K×8位 / 1K×4位 = 2片；地址分配：    页面逻辑框图：（字扩展）    存储器逻辑框图：（字扩展）讨论： 页选地址取A11、A10，页内片选取A15A12；´      （页内组地址不连贯？ ）  不分级画；问题：´1、不合题意；2、芯片太多难画；3、无页译码，6：64译码选组。´  页选直接联到芯片；问题：1、SRAM一般只一个片选端；2、译码输出负载能力需考虑。 附加门电路组合2级译码信号；´      （应利用译码器使能端输入高一级的译码选通信号） 不设组选，页选同时选8组（16组），并行存取？´  组译码无页选输入；´  ´  2片芯片合为一体画； 文字叙述代替画图；´  地址线、数据线不标信号名及信号序号。´      12. 设有一个64K×8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。    解：存储基元总数 = 64K×8位                 = 512K位 = 219位；    思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幂的关系，可较好地压缩线数。    设地址线根数为a，数据线根数为b，则片容量为：2a×b = 219；b = 219-a；若a = 19，b = 1，总和 = 19+1 = 20；  a = 18，b = 2，总和 = 18+2 = 20；  a = 17，b = 4，总和 = 17+4 = 21；  a = 16，b = 8，总和 = 16+8 = 24；              由上可看出：片字数越少，片字长越长，引脚数越多。片字数、片位数均按2的幂变化。    结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线 = 19根，数据线 = 1根；或地址线 = 18根，数据线 = 2根。  采用字、位扩展技术设计；´        13. 某8位微型机地址码为18位，若使用4K×4位的RAM芯片组成模块板结构的存储器，试问：    （1）该机所允许的最大主存空间是多少？    （2）若每个模块板为32K×8位，共需几个模块板？    （3）每个模块板内共有几片RAM芯片？    （4）共有多少片RAM？    （5）CPU如何选择各模块板？    解：  （1）218 = 256K，则该机所允许的最大主存空间是256K×8位（或256KB）；   （2）模块板总数 = 256K×8 / 32K×8                      = 8块；  （3）板内片数 = 32K×8位 / 4K×4位                    = 8×2 = 16片；  （4）总片数 = 16片×8 = 128片；  （5）CPU通过最高3位地址译码选板，次高3位地址译码选片。地址格式分配如下：讨论： 不对板译码、片译码分配具体地址位；´  ´  板内片选设4位地址； 不设板选，8个板同时工作，总线分时传送；´  8位芯片；´ 8板通过3：8译码器组成256K´      14. 设CPU共有16根地址线，8根数据线，并用-MREQ（低电平有效）作访存控制信号，R/-W作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求：    （1）最小4K地址为系统程序区，409616383地址范围为用户程序区；    （2）指出选用的存储芯片类型及数量；    （3）详细画出片选逻辑。    解：    （1）地址空间分配图：    （2）选片：ROM：4K×4位：2片；                  RAM：4K×8位：3片；    （3）CPU和存储器连接逻辑图及片选逻辑：讨论：  1）选片：当采用字扩展和位扩展所用芯片一样多时，选位扩展。  理由：字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。  本题如选用2K×8 ROM，片选要采用二级译码，实现较麻烦。  当需要RAM、ROM等多种芯片混用时，应尽量选容量等外特性较为一致的芯片，以便于简化连线。  2）应尽可能的避免使用二级译码，以使设计简练。但要注意在需要二级译码时如果不使用，会使选片产生二义性。  3）片选译码器的各输出所选的存储区域是一样大的，因此所选芯片的字容量应一致，如不一致时就要考虑二级译码。另外如把片选译码输出“或”起来使用也是不合理的。  4）其它常见错误： 138的C输入端接地；（相当于把138当2-4译码器用，不合理）´´ EPROM的PD端接地；（PD为功率下降控制端，当输入为高时，进入功率下降状态。因此PD端的合理接法是与片选端-CS并联。）´ ROM连读/写控制线-WE；（ROM无读/写控制端）    15. CPU假设同上题，现有8片8K×8位的RAM芯片与CPU相连，试回答：    （1）用74138译码器画出CPU与存储芯片的连接图；    （2）写出每片RAM的地址范围；    （3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片都有与其相同的数据，分析故障原因。    （4）根据（1）的连接图，若出现地址线A13与CPU断线，并搭接到高电平上，将出现什么后果？    解：  （1）CPU与存储器芯片连接逻辑图：    （2）地址空间分配图：    （3）如果运行时发现不论往哪片RAM写入数据后，以A000H为起始地址的存储芯片(第5片)都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。可能的情况有：1）该片的-CS端与-WE端错连或短路；2）该片的-CS端与CPU的-MREQ端错连或短路；3）该片的-CS端与地线错连或短路；    在此，假设芯片与译码器本身都是好的。    （4）如果地址线A13与CPU断线，并搭接到高电平上，将会出现A13恒为“1”的情况。此时存储器只能寻址A13=1的地址空间(奇数片)，A13=0的另一半地址空间（偶数片）将永远访问不到。若对A13=0的地址空间（偶数片）进行访问，只能错误地访问到A13=1的对应空间(奇数片)中去。    17. 某机字长16位，常规的存储空间为64K字，若想不改用其他高速的存储芯片，而使访存速度提高到8倍，可采取什么措施？画图说明。    解：若想不改用高速存储芯片，而使访存速度提高到8倍，可采取多体交叉存取技术，图示如下：8体交叉访问时序：    18. 什么是“程序访问的局部性”？存储系统中哪一级采用了程序访问的局部性原理？    解：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大 (大约 5:1 )。存储系统中Cache主存层次采用了程序访问的局部性原理。20. Cache做在CPU芯片内有什么好处？将指令Cache和数据Cache分开又有什么好处？    答：Cache做在CPU芯片内主要有下面几个好处：  1）可提高外部总线的利用率。因为Cache在CPU芯片内，CPU访问Cache时不必占用外部总线；  2）Cache不占用外部总线就意味着外部总线可更多地支持I/O设备与主存的信息传输，增强了系统的整体效率；  3）可提高存取速度。因为Cache与CPU之间的数据通路大大缩短,故存取速度得以提高；    将指令Cache和数据Cache分开有如下好处：  1）可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成；  2）指令Cache可用ROM实现，以提高指令存取的可靠性；  3）数据Cache对不同数据类型的支持更为灵活，既可支持整数（例32位），也可支持浮点数据（如64位）。    补充讨论：    Cache结构改进的第三个措施是分级实现，如二级缓存结构，即在片内Cache（L1）和主存之间再设一个片外Cache（L2），片外缓存既可以弥补片内缓存容量不够大的缺点，又可在主存与片内缓存间起到平滑速度差的作用，加速片内缓存的调入调出速度（主存L2L1）。    21. 设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映象（即Cache每组内共有4个字块）的Cache组织，要求：（1）画出主存地址字段中各段的位数；（2）设Cache的初态为空，CPU依次从主存第0、1、299号单元读出100个字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度提高多少倍？  答：（1）由于容量是按字节表示的，则主存地址字段格式划分如下：    8           7           2           3         2 （2）由于题意中给出的字地址是连续的，故（1）中地址格式的最低2位不参加字的读出操作。当主存读0号字单元时，将主存0号字块（07）调入Cache（0组x号块），主存读8号字单元时，将1号块（815）调入Cache（1组x号块） 主存读96号单元时，将12号块（96103）调入Cache（12组x号块）。»    共需调100/8 13次，就把主存中的100个数调入Cache。除读第1遍时CPU需访问主存13次外，以后重复读时不需再访问主存。则在800个读操作中：  访Cache次数=（100-13）+700=787次» 0.98 »  Cache命中率=787/800 98%（3）设无Cache时访主存需时800T（T为主存周期），加入Cache后需时：      （131.167+13）T»T/6+13T´787144.167T»                        5.55倍»则：800T/144.167T     有Cache和无Cache相比，速度提高4.55倍左右。    23. 画出RZ、NRZ、NRZ1、PE、FM写入数字串1011001的写入电流波形图。    解：    24. 以写入1001 0110为例，比较调频制和改进调频制的写电流波形图。    解：写电流波形图如下：    比较：    1）FM和MFM写电流在位周期中心处的变化规则相同；    2）MFM制除连续一串“0”时两个0周期交界处电流仍变化外，基本取消了位周期起始处的电流变化；    3）FM制记录一位二进制代码最多两次磁翻转，MFM制记录一位二进制代码最多一次磁翻转，因此MFM制的记录密度可提高一倍。上图中示出了在MFM制时位周期时间缩短一倍的情况。由图可知，当MFM制记录密度提高一倍时，其写电流频率与FM制的写电流频率相当；      4）由于MFM制并不是每个位周期都有电流变化，故自同步脉冲的分离需依据相邻两个位周期的读出信息产生，自同步技术比FM制复杂得多。    25. 画出调相制记录01100010的驱动电流、记录磁通、感应电势、同步脉冲及读出代码等几种波形。    解：注意：  1）画波形图时应严格对准各种信号的时间关系。  2）读出感应信号不是方波而是与磁翻转边沿对应的尖脉冲；  3）同步脉冲的出现时间应能“包裹”要选的读出感应信号，才能保证选通有效的读出数据信号，并屏蔽掉无用的感应信号。  4）最后读出的数据代码应与写入代码一致。    26. 磁盘组有六片磁盘，每片有两个记录面，存储区域内径22厘米，外径33厘米，道密度为40道/厘米，内层密度为400位/厘米，转速2400转/分，问：    （1）共有多少存储面可用？    （2）共有多少柱面？    （3）盘组总存储容量是多少？    （4）数据传输率是多少？    解：    （1）若去掉两个保护面，则共有：6 × 2 - 2 = 10个存储面可用；    （2）有效存储区域        =（33-22）/ 2 = 5.5cm        柱面数 = 40道/cm × 5.5= 220道=p    （3）内层道周长=22 69.08cm            道容量=400位/cm×69.08cm          = 3454B            面容量=3454B × 220道          = 759，880B        盘组总容量 = 759，880B × 10面                      = 7，598，800B（4）转速 = 2400转 / 60秒          = 40转/秒      数据传输率 = 3454B × 40转/秒                        = 138，160 B/S 注意：1）计算盘组容量时一般应去掉上、下保护面；的精度选取不同将引起答案不同，一般取两位小数；p2）盘组总磁道数（=一个盘面上的磁道数）¹3）柱面数4）数据传输率与盘面数无关；5）数据传输率的单位时间是秒，不是分。    27. 某磁盘存储器转速为3000转/分，共有4个记录盘面，每毫米5道，每道记录信息12 288字节，最小磁道直径为230mm，共有275道，求：    （1）磁盘存储器的存储容量；    （2）最高位密度（最小磁道的位密度）和最低位密度；    （3）磁盘数据传输率；    （4）平均等待时间。解：  （1）存储容量 = 275道×12 288B/道×4面 = 13 516 800B  （2）最高位密度 = p12 288B/230= 17B/mm = 136位/mm（向下取整）    最大磁道直径  =230mm+275道/5道 ×2  = 230mm + 110mm = 340mmp    最低位密度 = 12 288B / 340= 11B/mm = 92位 / mm （向下取整）   （3）磁盘数据传输率        = 12 288B × 3000转/分        =12 288B × 50转/秒=614 400B/S  （4）平均等待时间 = 1/50 / 2 = 10ms讨论：  1、本题给出的道容量单位为字节，因此算出的存储容量单位也是字节，而不是位；  2、由此算出的位密度单位最终应转换成bpm(位/毫米）；  3、平均等待时间是磁盘转半圈的时间，与容量无关。第 五 章1. I/O有哪些编址方式？各有何特点？    解：常用的I/O编址方式有两种： I/O与内存统一编址和I/O独立编址；    特点： I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式，I/O设备和主存占用同一个地址空间，CPU可像访问主存一样访问I/O设备，不需要安排专门的I/O指令。    I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码，此时I/O地址与主存地址是两个独立的空间，CPU需要通过专门的I/O指令来访问I/O地址空间。讨论：I/O编址方式的意义：    I/O编址方式的选择主要影响到指令系统设计时I/O指令的安排，因此描述其特点时一定要说明此种I/O编址方式对应的I/O指令设置情况。´  I/O与内存统一编址方式将I/O地址看成是存储地址的一部分，占用主存空间；    问题：确切地讲， I/O与内存统一编址的空间为总线空间，I/O所占用的是内存的扩展空间。 I/O独立编址方式有明显的I/O地址标识，´  而I/O与内存统一的编址方式没有；    问题：无论哪种编址方式，I/O地址都是由相应的指令提供的，而地址本身并没有特殊的标识。    2. 简要说明CPU与I/O之间传递信息可采用哪几种联络方式？它们分别用于什么场合？    答： CPU与I/O之间传递信息常采用三种联络方式：直接控制（立即响应）、 同步、异步。 适用场合分别为：    直接控制适用于结构极简单、速度极慢的I/O设备，CPU直接控制外设处于某种状态而无须联络信号。    同步方式采用统一的时标进行联络，适用于CPU与I/O速度差不大，近距离传送的场合。    异步方式采用应答机制进行联络，适用于CPU与I/O速度差较大、远距离传送的场合。讨论：注意I/O交换方式、I/O传送分类方式与I/O联络方式的区别：    串行、并行I/O传送方式常用于描述I/O传送宽度的类型；      I/O交换方式主要讨论传送过程的控制方法；      I/O联络方式主要解决传送时CPU与I/O之间如何取得通信联系以建立起操作上的同步配合关系。´  同步方式适用于CPU与I/O工作速度完全同步的场合。    问题： I/O 要达到与CPU工作速度完全同步一般是不可能的。同步方式的实质是“就慢不就快”，如采用同步方式一般CPU达不到满负荷工作。    6. 字符显示器的接口电路中配有缓冲存储器和只读存储器，各有何作用？    解：显示缓冲存储器的作用是支持屏幕扫描时的反复刷新；只读存储器作为字符发生器使用，他起着将字符的ASCII码转换为字形点阵信息的作用。   8. 某计算机的I/O设备采用异步串行传送方式传送字符信息。字符信息的格式为一位起始位、七位数据位、一位校验位和一位停止位。若要求每秒钟传送480个字符，那么该设备的数据传送速率为多少？    解：480×10=4800位/秒=4800波特；    波特是数据传送速率波特率的单位。  注：题意中给出的是字符传送速率，即：字符/秒。要求的是数据传送速率，串行传送时一般用波特率表示。  两者的区别：字符传送率是数据的“纯”有效传送率，不含数据格式信息；波特率是“毛”传送率，含数据格式信息。    10. 什么是I/O接口?为什么要设置I/O接口？I/O接口如何分类？    解： I/O接口一般指CPU和I/O设备间的连接部件； I/O接口分类方法很多