Verilog实验全加器与比较器的设计.doc

成绩：实 验 报 告课程名称：Verilog数字系统设计实验实验工程：全加器与比拟器的设计姓 名：专 业：计算机科学与技术班 级：学 号：计算机科学与技术学院实验教学中心第 4 页实验工程名称：全加器与比拟器的设计 一、实验目的1学习用Verilog HDL语言描述组合逻辑电路。2学会QuartusII利用仿真与下载调试的程序方法。二、实验内容利用Verilog HDL语言设计四位全加器与比拟器。三、实验用设备仪器及材料硬件：计算机 软件：QuartusII软件四、实验原理及接线1. 数值比拟器 用途是比拟两个二进制数的大小。 一位数值比拟器：比拟输入的两个1位二进制数A、B的大小。 多位数值比拟器：比拟输入的两个位二进制数A、B的大小，比拟时需从高位到低位逐位比拟。 比拟器功能框图：COMP4 A3 A2 G A1 A0 S B3 B2 E B1 B0下表是一位数值比拟器的真值表。表1-1 比拟器真值表输入输出ABG(大于)E等于S小于000100100110100 2.全加器：全加器是实现两个一位二进制数及低位来的进位数相加即将三个二进制数相加，求得与数及向高位进位的逻辑电路。所以全加器有三个输入端Ai，Bi，Ci-1与两个输出端Si，Ci+1。 真值表如下： 输入输出AiBiCi-1SiCi0000000110010100110110010101011100111111五、实验程序代码及仿真1、 比拟器代码module bijiaoqi(a,b,l,g,e,ledcom);input3:0 a,b;output l,g,e;output ledcom;reg l,g,e;always(a,b)beging = a>b 1:0;l = a<b 1:0;e = a=b 1:0; endendmodule比拟器结果仿真结果2、全加器代码module add(a,b,cin,cout,sum);input a,b,cin;output cout,sum;wire a,b,cin,cout,sum;wire w1,w2,w3,w4;and u1(w1,a,b);and u2(w2,a,cin);and u3(w3,b,cin);or #2 u4(cout,w1,w2,w3);xor f1(w4,a,b);xor #1 f2(sum,w4,cin);endmodule 全加器结果仿真结果六、心得与体会通过本次实验，使我掌握了Verilog编程方法以及熟悉了如何使用QuartusII软件。我了解了什么是比拟器，什么是全加器，并且能够通过编程实现它们。同时进展了比拟器与全加器的实验结果仿真。不断的上机训练使我掌握了Verilogde 上机过程，了解Verilog语言的使用。从书本走到实际中进展操作，真正实现了语言的运用。同时，我学回了把代码变成实际输出，看到成果让我十分开心。在实验中，我不但认识到了掌握Verilog知识的重要性，更能够理论充分的联系实际，实现了书本知识的良好掌握。