上拉电阻总结(5页).doc

-文档说明 简单介绍上拉电阻的定义，作用及如何选取 定义 1、上拉就是将不确定的信号通过一个电阻嵌位在高电平，电阻同时起限流作用。下拉同理。 2、上拉是对器件注入电流，下拉是输出电流。 3、弱强只是上拉电阻的阻值不同，没有什么严格区分。 4、对于非集电极（或漏极）开路输出型电路提升电流和电压的能力是有限的，上拉电阻可更大限度的提升电流和电压，从而提高器件的驱动能力 作用 提高驱动能力 上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是我们通常所说的灌电流。抗干扰 · 芯片管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力； · 提高总线的抗电磁能力，管脚悬空比较容易受外界电磁干扰； 保护作用 · 保护CMOS内的保护二极管，一般电流不大于10mA； · 在CMOS上，为了防止静电造成损坏，一般在不用的管脚上接上拉电阻降低输入阻抗，提供泄荷通路； 其他作用 一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。 阻值选择原则 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 3、对于高速电路，过大的上拉电阻可能边沿变平缓。 综合考虑以上三点，通常在1k到10k之间选取。对下拉电阻也有类似道理。 对上拉电阻和下拉电阻的选择应“结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素”： 1、驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。 2、下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。 3、高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。 4、频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成“RC延迟”，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。 下拉电阻的设定的原则和上拉电阻是一样的。 示例： OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA，设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0。8V(低于此值为低电平)；2V(高电平门限值)。选上拉电阻时：500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0。8V即可。当输出高电平时，忽略管子的漏电流，两输入口需200uA，200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。【最大压降/最大电流、最小压降/最小电流】COMS门的可参考74HC系列设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：“输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了”（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了)。 此外，还应注意以下几点： A、要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。 B、如果有上拉电阻那它的端口在默认值为高电平，你要控制它必须用低电平才能控制如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。 C、尤其用在接口电路中，为了得到确定的电平，一般采用这种方法，以保证正确的电路状态，以免发生意外，比如，在电机控制中，逆变桥上下桥臂不能直通，如果它们都用同一个单片机来驱动，必须设置初始状态。防止直通! 上拉电阻的阻值决定了逻辑电平转换的沿的速度。阻值越大，速度越低功耗越小。反之亦然。 此链接里的计算内容考虑了线缆的长度 Vcc = 3.3V，假设有n个18B20连接在总线上，由18B20的电学特性可知其Active Current为1mA 当430输出为低时： 18B20的输入电压最大值为0.8V，所以有 n*1mA*R >= 3.3 - 0.8 所有 R >= 2.5/n K 当430输出为高时： 18B20的输入电压最小值为3V（Parasite Power），假设此时430输出电流为I，则 (n*1mA - I)*R <= 3.3 - 3 DS18B20电学特性 NOTES: 1) All voltages are referenced to ground. 2) The Pullup Supply Voltage specification assumes that the pullup device is ideal, and therefore the high level of the pullup is equal to VPU. In order to meet the VIH spec of the DS18B20, the actual supply rail for the strong pullup transistor must include margin for the voltage drop across the transistor when it is turned on; thus: VPU_ACTUAL = VPU_IDEAL + VTRANSISTOR. 3) See typical performance curve in Figure 17. 4) Logic-low voltages are specified at a sink current of 4mA. 5) To guarantee a presence pulse under low voltage parasite power conditions, VILMAX may have to be reduced to as low as 0.5V. 6) Logic-high voltages are specified at a source current of 1mA. 7) Standby current specified up to +70°C. Standby current typically is 3A at +125°C. 8) To minimize IDDS, DQ should be within the following ranges: GND DQ GND + 0.3V or VDD 0.3V DQ VDD. 9) Active current refers to supply current during active temperature conversions or EEPROM writes. 10)DQ line is high (“high-Z” state). 11)Drift data is based on a 1000-hour stress test at +125°C with VDD = 5.5V. -第 5 页-