2022年半导体集成电路设计_复习大纲 .pdf
复习大纲1-4 章：1、 双极集成电路工艺的隔离方法；2、 隐埋层杂质的选择原则；3、 外延层厚度包括哪几个部分，公式里的四项分别指什么？4、 双极集成电路工艺中的七次光刻和四次扩散分别指什么？5、 双极集成电路工艺中的双极晶体管的四层三结结构6、 集成和分立的双极型晶体管结构上有何区别？7、 基区扩散电阻的修正方式；8、 扩散电阻最小条宽的确定原则；基区扩散电阻最小宽度受限的因素及其最小宽度？9、 Al 的方块电阻是0.05 / ，多晶硅的方块电阻是30 / 。线宽是8m ，长度是10m ，试计算上述两种材料构成的电阻阻值10、SBD 与普通二极管的相比，有哪些特点？11、集成电阻器和电容器的优缺点；12、集成 NPN 晶体管中的寄生电容13、横向 PNP 管的特点；14、横向 PNP 管的直流电流放大倍数小的原因；P31-34 15、减小 NPN 晶体管中的集电极串联电阻rCS的方法；16、衬底 PNP 的特点；17、集成二极管中最常用的是哪两种，具体什么特点？18、SCT 的工作特点？19、MOS 集成电路工艺中提高场开启电压的方法？P46 20、沟道长度调制效应21、器件的亚阈值特性22、四管单元 五管单元 六管单元是演变的？23、六管单元TTL 与非门电路与五管单元相比，有哪些优点？若将它改造成STTL 电路，哪些晶体管要加肖特基势垒二极管？7-10 章、 12、13、 17 章：1.CMOS 静态反相器的主要类型？2.CMOS 反相器设计采用两种准则：对称波形设计准则；准对称波形准则。3.自举反相器电路，自举反相器的工作原理4.饱和 E/E自举反相器的输出高电平比电源电压低一个开启电压；耗尽负载反相器，负载管为耗尽型MOSFET ，其栅源短接。5.有比反相器和无比反相器6.在 CMOS 电路中， 负载电容 CL的充电和放电时间限制了门的开关速度。分析 CMOS 反相器中负载电容CL7.什么是导电因子，其值是多少？8.CMOS 反相器三个工作区之间的关系9.CMOS 反相器的上升和下降时间，如何使其基本相等？10. CMOS 反相器功耗的组成？名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 4 页 - - - - - - - - - CMOS 反相器的动态功耗为：输出端负载电容充放电功耗；消耗的平均功率跟电路中的电容充放电所需能量成正比，和开关频率成正比，和电源电压的平方成正比11. 噪声容限是指与输入输出特性密切相关的参数.通常用低噪声容限和高噪声容限来确定12. 器件尺寸可以减小寄生电容和沟道长度，从而改善电路的性能和集成度。MOS 器件尺寸缩小后，会引入一系列的端沟道和窄沟道效应。MOS 器件“按比例缩小”的理论是建立在器件中的电场迁都和形状在器件尺寸缩小后保持不变的基础之上，称为恒定电厂理论，简称 CE 理论。13. 考虑一个电阻负载反相器电路：VDD=5V ， KN=20uA/V2， VT0=0.8V ， RL=200K ， W/L=2 。计算 VTC 曲线上的临界电压值（VOL、VOH、VIL、VIH）及电路的噪声容限，并评价该直流反相器的设计质量。解： KN=KN(W/L)=40uA/V2 KNRL=8V-1 VinVT0时，驱动管截止，Vout= VOH= VDD=5V VOL=VDD-VT0+1/KNRL-2(V-V+1/KR) -2V/KRDDT0NLDDNL=0.147V VIL= VT0+1/KNRL=0.925V VIH=VT0+8V/3 KRDDNL-1/KNRL=1.97VVNML=VIL-VOL=0.78V VNMH=VOH-VIH=3.03V VNML过小，会导致识别输入信号时发生错误。为得到较好的抗噪声性能，较低的信号噪声容限应至少为VDD的 1/4，即 VDD=5V 时取 1.25V。14. NMOS 或非门、与非门电路结构15. VDD=5V ，KN=30uA/V2 ，VT0=1V，设计一个VOL=0.2V 的电阻负载反相器电路，并确定满足 VOL条件时的负载电阻RL的阻值。 W/L=2 16. 设计一个 VOL=0.6V 的电阻负载反相器，增强型驱动晶体管VT0=1V， VDD=5V；1）求 VIL和 VIH2）求噪声容限VNML和 VNMH 17. NMOS 组合逻辑电路的结构18. CMOS 逻辑门电路结构19. 画出 F=AB+CD的 CMOS 组合逻辑门电路。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 4 页 - - - - - - - - - 20. 第 160 页表 8.1 21. 动态门电路解决电荷再分配的方法22. 动态 CMOS 逻辑与钟控CMOS 逻辑的异同、优缺点？都有求值阶段、保持阶段动态 CMOS 逻辑的电荷再分配问题，钟控CMOS 逻辑不存在这一问题23. MOS 管的串联和并联的上升和下降时间24. 传输门电路主要类型25. RS 触发器工作原理26. 课后习题 8.4 和 8.5 27. 多路开关的逻辑功能及其表达式28. 存储器的单元阵列29. 存储器的分类及组成30. 掩膜编程 ROM 工作原理31. 现成可编程ROM 分类及其结构32. 各类 MOS 单级放大电路的特点33. 精密匹配电流镜能达到精密匹配是由于采用以下几个措施：增加了T3 射随器缓冲，改善了 IB引入的电流传输差；利用 R1=R2 的负反馈， 减小VBE引入的电流差； 为抵消 IB3的影响，在T2 的集电极增加射极跟随器T4，利用 T4 的,抵消 IB3，进一步提高了 Ir 和 Io 的对称性34. 电流镜镜像电流的计算35. 采用有源负载的放大器的优点？有源负载的交流阻抗rAC很大， 所以使每级放大器的电压增益AV提高。 因而可以减少放大器的级数。简化频率补偿；有源负载的直流电阻RDC很小，所以为获得高的电压增益AV不需要很高的电源电压，因而有源负载放大器可以在低压、小电流下工作；运放采用有源负载差分输入级，可不需要额外原件，即可实现“单端化”36. 集成运放有四部分组成：差分输入级、中间增益级、推挽输出级和各级的偏置电路37. 模拟集成电路对输出级的要求主要是：输出电压或输出电流幅度大，能向负载输出规定数量的功率，而且静态功耗小；输入阻抗高、输出阻抗低，在前级放大器和外接负载间进行隔离；能满足频率响应的要求；具有过载和短路保护38. 集成运放的版图设计过程与数字集成电路一样，也分为几个步骤：1 划分隔离区； 2 元器件图形和尺寸设计 （晶体管的图形尺寸；电阻的设计； 电容的设计）； 3 布局和布线 （力A A B B D D C C VDDF 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 4 页 - - - - - - - - - 求原件排列紧凑减小寄生效应影响；对要求对称的元件尽量对称；采用热设计的方法；引出端的排列应与通用运算放大器的统一标准一致）39. 集成电路设计包括逻辑设计、电路设计、版图设计和工艺设计。通常有两种设计途径：正想设计和逆向设计。I 正向设计流程：根据功能要求进行系统设计（画出框图）；划分成子系统进行逻辑设计；有逻辑图或功能块功能要求进行电路设计；由电路图设计版图，根据电路及现有工艺条件，经模拟验证再绘制总图；工艺设计，如原材料选择，设计工艺参数，工艺方案，确定工艺条件，工艺流程；II 逆向设计：提取横向尺寸；提取纵向尺寸；测试产品的电学参数；40. 图中一个主从RS 触发器的逻辑图，要求：（1）分析触发器的工作原理，它是高电平触发，还是低电平触发。（2）用合适的符号（S、S、 R 和R）标示置 1 端和置 0 端。41. 二输入的E/D NMOS或非的电路参数为：VTD-3V ，VTE1V， kD=kE=25 A/V2，VVDDBRAR5, 8,5,，试计算最坏情况的VOL和最好情况的的VOL值。37. 在电路中往往最后一个门电路要去驱动大的负载，若用一个简单的级联反相器的组合驱动，则可以定义一个级间比值，这个比值就是相邻级中MOS 管宽度增加的倍数。从延迟时间最小考虑， 最佳的级间比值为自然数e， 约为 2.718。 某 CMOS 电路负载电容近似等于e6Cg，Cg 为标准器栅电容。已知标准反相器的平均延迟时间tav=2ns。试求，(1)用标准反相器直接驱动负载电容的延迟时间。(2)用逐级放大反相器驱动负载电容的最小延迟时间。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 4 页 - - - - - - - - -
