2022年四、二十四进制计数器设计归类 .pdf

实验 4 二十四进制计数器设计一实验目的1熟悉 uartusII 的文本设计流程全过程，学习计数器的设计与仿真2掌握简单逻辑电路的设计方法与功能仿真技巧。3 学习使用VHDL 语言进行二十四进制计数器的设计二. 实验仪器设备1 PC 机， 1 台2 uartusII系统， 1 套三. 实验原理1 参考二十四进制计数器设计中的相关内容；2 根据老师教学演示的相关内容。四. 实验内容用 VHDL 语言设计一个二十四进制计数器，并进行编辑，编译与仿真。要求(1) 设置时钟信号源 ; (2) 设计一个计数器，并进行二十四位的计数，即计数器是二十四进制；(3) 对于所设计的程序进行编译，检查纠错。(4) 程序完善之后进行程序的仿真并进行波形的记录与分析。五. 实验参考程序LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; ENTITY cnt24 IS PORT( CLK: IN STD_LOGIC; -输入时钟信号Q : OUT std_logic_vector(7 downto 0); -输出信号名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 3 页 - - - - - - - - - END cnt24; ARCHITECTURE a OF cnt24 IS BEGIN PROCESS(CLK) -敏感信号VARIABLE q1,q0: std_logic_vector(3 downto 0); BEGIN IF CLKevent AND CLK=1 THEN -测试时钟上升沿IF q1=0010 then -高位为 2 时if q0=0011 then q0:=0000;Q1:=0000; -低位为 3 时，高低位均清零elsif q0=1001 then q0:=0000;Q1:=q1+1; -低位为 9 时，低位清零，高位加1else q0:=q0+1; -否则低位计数加 1end if; else if q0=1001 then q0:=0000;Q1:=q1+1; else q0:=q0+1; end if; end if; end if; Q=Q1&Q0; -并置操作，获得二维矢量数据类型END PROCESS; END a; 六. 实验仿真图形名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 3 页 - - - - - - - - - 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 3 页 - - - - - - - - -