Cadence SI信号完整性仿真技术.docx

Cadence PCB SI仿真流程孙海峰高速高密度多层PCB板的SI/EMC（信号完整性/电磁兼容）问题长久以来一 直是设计者所面对的最大挑战。然而，随着主流的MCU、DSP和处理器大多工 作在100MHz以上（有些甚至工作于GHz级以上），以及越来越多的高速I/O埠 和RF前端也都工作在GHz级以上，再加上应用系统的小型化趋势导致的PCB 空间缩小问题，使得目前的高速高密度PCB板设计已经变得越来越普遍。许多 产业分析师指出，在进入21世纪以后，80%以上的多层PCB设计都将会针对 高速电路。高速讯号会导致PCB板上的长互连走线产生传输线效应，它使得PCB设 计者必须考虑传输线的延迟和阻抗搭配问题，因为接收端和驱动端的阻抗不搭配 都会在传输在线产生反射讯号，而严重影响到讯号的完整性。另一方面，高密度 PCB板上的高速讯号或频率走线那么会对间距越来越小的相邻走线产生很难准确 量化的串扰与EMC问题。SI和EMC的问题将会导致PCB设计过程的反复， 而使得产品的开发周期一再延误。一般来说，高速高密度PCB需要复杂的阻抗受控布线策略才能确保电路正 常工作。随着新型组件的电压越来越低、PCB板密度越来越大、边缘转换速率 越来越快，以及开发周期越来越短，SI/EMC挑战便日趋严峻。为了到达这个挑 战的要求，目前的PCB设计者必须采用新的方法来确保其PCB设计的可行性 与可制造性。过去的传统设计规那么已经无法满足今日的时序和讯号完整性要求， 而必须采取包含仿真功能的新款工具才足以确保设计成功。Cadence的Allegro PCB SI提供了一种弹性化且整合的信号完整性问题解 决方案，它是一种完整的SI/PI（功率完整性）/EMI问题的协同解决方案，适用于 高速PCB设计周期的每个阶段，并解决与电气性能相关的问题。Allegro PCB SI信号完整性分析的操作步骤，就是接下来将要介绍的。周 SigXplorer PCB SI L: RA 11 1. 0 Project: E:. . . /2. postSI网络拓扑结构提取成功之后，接下来就是设置仿真默认参数，设置驱动端激 励源信号，然后就是分析得到网络信号完整性分析波形，具体流程如下。1、仿真默认参数设置在提取的网络拓扑结构中，执行Analyze/Preferences.命令，弹出AnalysisPreferences对话框，设置信号完整性分析的默认参数。我们做SI分析的时候，有一些默认分析参数设置，其中主要默认参数设置 有以下几点:(1) Pulse Stimulus 栏，用以设置默认激励源,Measurement Cycle 仿真分析的周期数；Switching Frequency设置默认脉冲激励的频率；Duty Cycle 设置脉冲激励的占空比；Offset设置激励源相位。(2)仿真参数(Simulation Parameters)设置，Fixed Duration 设置脉冲 激励的持续时间；Waveform Resolution设置输出波形的分辨时间；Default Cutoff Frequency设置分析截止时间；Simulator和Solver设置仿真分析的解算 器和分析算法。(3)仿真模式(Simulation Modes)设置，FTS Modes (s)设置仿真类型，有典型分析，还有两种最坏情况分析，即Fast、Slow两种模式.fiFAnalysis Ereterences(4)测量模式(Measurement Modes)设置，Measure Delay At 脉冲延时设 置；Receiver Selection接收端选择；Custom Simulation设置用户分析类型， Reflection信号反射分析，Crosstalk串扰分析，EMI电磁干扰分析；Drvr Measurement Location设置驱动端位置，Pin表示驱动端在芯片外部封装引脚 处，Die那么表示驱动端信号在芯片内部的裸片引脚处；Rcvr Measurement Location设置接收端信号位置，也是Pin和Die两种选择，意义相同。r/Analysis Ereterencesr/Analysis EreterencesCancelIHeinIOk结束以上的设置，即完成了 SI分析的默认参数设置，接下来就需要设置驱 动端的激励源设置。2、驱动端激励源设置SI仿真分析，都需要设置好驱动端的激励源，然后才能进行分析。在驱动端点击TRISTATE,弹出Stimulus Edit激励源编辑窗口，在这里进行激励源的编辑，如以下图。Stimulus State选择激励源状态；Terminal Info设置激励源输出信息；Stimulus Edmng设置激励源的频率，初始值，转换边沿,激励信号输出波形。0TIO Cell (U200) Stimulus Edit|» ILolj3Stimulus StatePulseQuiet HiCRiseC) Quiet Loj FallO Tristate® CustomTerminal InfoMeasurement InfoTerminal Name: Stimulus Type: Stimulus Name:DATA|vCycle(s):SYNCvNONEv |TerminalOf fset:| Delete Stimulus I0 nsStimulus EditingFrequency Init Switch At Pattern Random Tr(0-100/i) Tf(0-100X) 雨MHz X工 RISE v | 1000 01Gl 1100 1110 7|0.5 ns 0.5 nsCLOCK，DATAHelpOK | ApplyCancel3、SI信号完整性分析驱动端激励源设置完成后，就可以进行SI分析了，在SigXIorer界面中，执 行Analyze/Simulate命令，即可进入SigWave窗口，输出该网络SI分析的波 形。这就是输出波形，是对相应网络进行SI分析的结果。其中ROUTED-O U2003是驱动端芯片U200的外部封装引脚3处的波形，ROUTED-O U200 3i那么表示 驱动端芯片U200的内部裸片引脚3处的波形。三、旧IS模型IBIS （Input/Output Buffer Informational Specifation）是用来描述IC 器件 的输入、输出和I/O Buffer行为特性的文件，并且用来模拟Buffer和PCB上电路系 统的相互作用。在旧IS模型里核心内容就是Buffer的模型，因为这些Buffer产生 一些模拟的波形，仿真器利用这些波形仿真出传输线、对PCB的影响和一些高速 现象（如串扰，EMI等）。具体而言旧IS描述了一个Buffer的输入和输出阻抗 （通过I/V曲线的形式）、上升和下降时间以及对于不同情况下的上拉和下拉， 那么工程人员可以利用这个模型对PCB板上的电路系统进行SI、串扰、EMC以 及时序的分析。IBIS模型中包含的是一些可读的ASCII格式的列表数据。旧IS有特定的语 法和书写格式。旧IS模型中还包括一些电气说明如V/V7/7、Mini、Ymeas以及 管脚的寄生参数（如管脚的引线R、L、C等）。有一点需要注意的是旧IS模型 并不提供IC器件：功能信息、逻辑信息、输入到输出的时间延迟等。也就是说, IBIS模型只是提供了器件的输入、输出以及I/O Buffer的行为特性，而不是在IC 器件给定不同的输入,测量对应不同的输出波形;而是在描述器件有一个输入时, 我们看不同情况下输出的特性（具体的说我们可以在输出端接一个电压源，这样 我们在确保器件输出高电平或者是低电平时，调整电压源的数值，可以测出不同 的电流，这样我们就可以在确保输出管脚输出某一个状态时得出一些I/V的数 值，至于电压源具体的变化范围后面的内容会涉及到）。所以对于器件商家而言 旧IS模型不会泄漏器件的内部逻辑电路的结构。要实现上面提到的对系统的SI和时序的仿真，那么需要的基本的信息就是 Buffer的I/V曲线和转换特性。IBIS模型中Buffer的数据信息可以通过测量器件得 出也可以通过器件的SPICE模型转换得到。旧IS是一个简单的模型，当做简单的 带负载仿真时，比相应的全Spice三极管级模型仿真要节省1015倍的计算量。IBIS模型是基于器件的，就是说一个旧IS模型是对于整个器件的管脚而言 的，而不是几个特殊的输入、输出或者是I/O管脚的Buffer。因此旧IS模型中除 了一些器件Buffer的电气特性，还包括引脚pin与buffer的映射关系（除了电源、 地和没有连接的管脚，每个管脚都有一个特定的Buffer）,以及器件的封装参数。IBIS提供两条完整的VI曲线，分别代表驱动器为高电平和低电平状态，以 及在确定的转换速度下状态转换的曲线。VI曲线的作用在于为旧IS提供保护二 极管、TTL推拉驱动源以及射极跟随输出等非线性效应的建模能力。一般而言， IC器件的输入、输出和I/O管脚的Buffer的行为特性是通过一定的形式描述的。 下面分别对于输入、输出和I/O管脚Buffer的表述形式作一个介绍。对于一个输出或者是I/O管脚的Buffer需要以下的相关数据：1、输出为逻辑低时，输出管脚Buffer的I/V特性;2、输出为逻辑高时，输出管脚Buffer的I/V特性；3、输出电平强制在Vcc以上和GND以下时，输出管脚Buffer的I/V特性；4、Buffer由一个状态转换为另一个状态的转换时间；5、Buffer的输出电容。对于一个输入管脚的Buffer需要以下的数据：1、输入Buffer的I/V曲线（包括电平高于Vcc或者是低于GND）；2、Buffer的输入电容一般情况，旧IS模型包含以下一些信息，旧IS模型的结构如以下图1所示。1、关于文件本身和器件名字的信息。这些信息用以下的关键词描述：旧IS Ver旧IS的版本号，File Name文件的名称，File Rev文件的版号，Component 器件的名称，Manufacturer器件制造商；2、关于器件的封装电气特性和管脚与Buffer模型的映射关系。可以使用关 键词Package和Pin描述。3、为表述器件管脚Buffer所需要的相关数据信息。关键词Model用来表示 每个Buffer的数据，具体内容有：Model_type表示Buffer的类型，Vinh、Vinl表 示高低电平，C_comp表示IC芯片的电容。在前面的内容中提到了Buffer的特性 描述，在旧IS模型中需要下面的一些关键词描述：Pull-up、Pull-down、GND clamp、Powerclamp和Ramp。当然对于不同的Buffer可能不需要上面的全 部的关键词来描述。如OC和漏极开路电路就不需要Pull-up关键词的数据信息。图1：右半局部内容是旧IS模型中的关键词，没有方括号的条目那么代表的是子参 数的标题。同时对于红颜色的字符“Y”标明在旧IS模型中是必选项；而N”那么是 标明该内容在旧IS模型中为任选项。一、Allegro PCB SI分析前准备:1、准备需要分析的PCB,如以下图;任 Allegro PCB Design XL： postSI. brd Project： E：. . . /2. postSIcadenceFile Edit Viev Add Display Setup Shape Logic Place Route Analyze Manufacture Tools Help bp篌与, 必 国国良乳Q &q黑。物圜 bp篌与, 必 国国良乳Q &q黑。物圜l« I f lOetKAI髀££小Opening existng drawingW-(SPM HDB-214): Allegro PCB Design XL openng an Altegro L designW(SPMHDB-213): DRC set to "out of 3e" This prodxt $uppo<U a d他ent DRC set than test product used on dtdwing.Opening existng drawing.Command >Idle4.50PLCBOTTOM7175.0, 1575.0 回叵)2、SI 分析前的相关设置，执行 Tools/Setup Advisor,进入 Database Setup Advisor对话框，进行SI分析前的设置;(1)设置PCB叠层的材料、阻抗等，点击Edit Cross section,进入叠层阻抗 等设置界面。i XL: postSI. brd Project: E:. . . /2. postSISetup Shape Logic Place Route Analyze Manufacture Tools Help0/1包围且兔10 或境细圜W排器愈 叠ii翻爨® afLayout Cross Sect ionSubclass NameTypeThickness(MIL)DielectricConstantLossT angentFreq Dep FileShieldWidth (MIL)Etch Factor(degrees)rnpedance(ohm)CouplingTypeSpacir(MIL)DiffZO(ohm)1SURFACE102TOPCONDUCTOR1.2105.09050.315EDGE | -KJ89.5913DIELECTRIC34.50.0354GNDPLANE1.24.50回905DIELECTRIC84.50.0356VCCPLANE1.24.50回907DIELECTRIC34.50.0358BOTTOMCONDUCTOR1.2105.09050.31?EDGE | Cj89.5919SURFACE10*, >Total Thickness:|18.8 MIL |Layer TypeMaterialField to SetValue to Set0 Show Single Impedance回 Show Diff ImpedanceALL.ALL丫 | Thickness| | Update Fields OK | Apply Cancel Refresh MaSiiak ->Help(2)设置直流电压网络的参考值，点击IdenHfy DC Nets,进入直流电压参考值 的设置界面。DC Net sNet filter:|*NetVoltageNet selectedName:GNDVoltage: 0 VDeleteOKApplyHelp(3)零件默认设置，点击Device Setup进入设置界面。'Database Setup Advi sor - Device SetupDevice SetupTo extract an appropriate topology. Signal Explorer needs information about the devices on a net For example, if a device is a connector, then the appropriate symbol needs to be displayed in Signal Explorer.Signal Explorer derives information about a device through the following properties:-CLASSIC10 (used for connectors)DISCRETE (used for resistors, resistor packs, capacitors, etc)-PINUSEUNSPEC (used on devices assigned an 10 or a DISCRETE CLASS)IN (used on a receiver pin assigned an IC CLASS)OUT (used on a driver pin assigned an IC CLASS)Bl (used on a driver-receiver pin assigned an IC CLASS, such as on a bi-directional bus)In addition to specifying the correct CLASS and PINUSE properties, from the Device Setup dialog box you can automatically set the values for discretes in the design. This allows appropriate electrical models to be generated for these devices in the next module, SI Model Assignment.1. From the Database Setup Advisor, click Device Setup.12. From the 'RefDes Names' field, enter a specific name o< a wildcardYou can separate multiple entries by spaces or commas. For example C51, J* P*3. Complete the "Defauil Values' fields For example, if you enter '22' for a resistor 'Default Value/ all resistors will be set as 22 ohms.4. Continue to define additional Default Values, as necessary.5. Click OK to apply the settings and dismiss the dialog box.6. From the Database Setup Advisor, click "Next' to proceed to the next module, SI Model Assignment(Back | Next)|(Back | Next)|Device SetupFinish Cancel Help(4)信号完整性分析需要PCB上的零件都有自己的电气模型，在这一步里, 进入SI Model Assignment界面，进行零件的模型赋予。Database Setup Advisor - SI ModelsSI Model AssignmentFrom the SI Model Assignment dialog box, you can do the following:-For IC$Z you can assign I bisDevice models so that the appropriate package parasilics and10Cells (driver/receiver models) extract into Signal Explorer. This is an optional step; if you do not make explicit model assignments for IC$, default models will be used. Once in Signal Explorer, you can easily substitute specific models for various IC pins in your topology. For discretes, you can automatically generate models. This is important if you want to extract and analyze signals with termination. It becomes even more important if you want to extract 'extended nets' (XNets) into Signal Explorer.1. From the Database Setup Advisor, click 'SI Model Assignment.,2. Click 'Auto Setup.' This will automatically model discrete devices based on information you supplied in the previous module. Device Setup.3. Specify specific ESPICE models for discretes or IbisDevice models for ICs, create your own model or accept the default generated models.4. Click OK to apply the settings and dismiss the dialog box.5. From the Database Setup Advisor, click 'Next' to proceed to the next module, SI AuditSI Model AssignmentSignal Model AssignmentDevices BondWires Ref DesPins ConnectorsRefdesSignal Model1 2 0 12 3 4 0 0 -5-6 7891111111 一卫 u uuuuuuuuuu CJ!dclclclclclclclcllou ®'-s''*®-GB-*®-®-s-'s-'*9-Device Class Filter: ICSignal Model:Signal Model:No Modelv Prog Buf fersCreate ModelFind ModelEdit Model.() Display All PinsO Display IBIS Buffers OnlyOKOKPreferences.| Help在Signal Model Assignment模型赋予的界面中，对于集总元件R、C、L而言，可以直接点击Create Model来创立元件电气模型。Create Device ModelDevice PropertiesefDesDevice Type二 LASS/ALUEU5T C55B 4257_S 0IC-S0IC32J C55B 425AICFERMINATOR PACK FALSEDin Count32。Create I bisDevice modelSHGeate £6 pice。evice modelOK | |CancelHelp对于有源器件和其他芯片，可以点击Find Model,进入SI Model Browser界面，寻找器件对应的SI仿真模型，然后点击Assign命令，赋予元件对应的DML信号完整性分析模型。QSI Model Browser其中元件的旧IS模型通常芯片生产厂家都会提供，在其网上下载即可。(5)零件的SI模型审核，点击SI Audit进入Net Audit界面，选择相应网络进行审核。Database bet up AdvisorNet AuditNet auditNet filter:NetsXNDO>1O>11>13>14>15>16>17>18> lvcGNIA<IA<IA<IA<IA<IA<,A<A<A<A<卫 01 E 点击Finish命令，弹出SigNoise Setup Report窗口，这里是信号完整性 分析的设置报告。_ bigWoi se bet up ReportHe Close HelpPin ComponentPin UseSignal ModelDesigna5U200GROUND FLEX6000_flex6k_in POSTSI* ARNING >> Device(s) with no signal model:ComponentDeviceTypeDesign1O UUUUUUUUUUUUUUUCTC55B4257_SOIC-SOIC32,TC5SB42sA POSTSI TC55B4257_SOIC-SOIC32,TC5SB42sA POSTSI TC55B4257_SOIC-SOIC32,TC55B425A POSTSI TC55B4257_SOIC-SOIC32ZTC55B425A POSTSI TC55B4257_SOIC-SOIC32ZTC55B425A POSTSI TC55B4257_SOIC-SOIC32,TC55B425A POSTSI TC55B4257_SOIC-SOIC32,TC55B425A POSTSI TC55B4257_SOIC-SOIC32,TC55B425A POSTSI FCT16245_SOIC-SOIC48,FCT16245-A POSTSI FCT16245_SOIC-SOIC48,FCT16245-A POSTSI FCT16245_SOIC-SOIC48, FCT16245-A POSTSI EPCI064_DIP-DIP8,EPCI064-DIP8 POSTSI ACT574_SOIC-SOIC20,ACT574-SOICA POSTSI ACT574_SOIC-SOIC20,ACT574-SOICA POSTSI ACTS74_SOIC-SOIC20,ACTS74-SOICA POSTSI 20L10_DIP-DIP24,20L10-DIP24 POSTSICAP SMDCAP-SM 0805z3300PF,10X-A POSTSI>二、SI信号完整性分析：SI分析的前期准备完成之后，就可以进行信号完整性分析了，执行 Analyze/SI EMI Sim/Probe命令，然后选择需要进行SI分析的网络或者差分对 （模型分配中必须设置好差分对），如以下图所示：点击View Topology可以进入SigXIorer界面，那么所选网络的拓扑结构被提取出来，如以下图: