基于FPGA的FIR数字滤波器设计毕业论文设计(22页).doc

-基于FPGA的FIR数字滤波器设计毕业论文设计-第 16 页*大学毕业论文设计题 目基于FPGA的FIR数字滤波器设计作 者*学 院*学院专 业电子信息技术与科学学 号1110802*指导教师*摘 要 FIR（Finite Impulse Response，FIR）数字滤波器被大量的运用因为其良好的特性属于数字信号处理的基本模块之一。在工程实践中，我们对信号处理的实时性和灵活性有很高的要求，而己有的一些软件和硬件实现方式则难以同时达到这两方面的要求。 本文研究了基于FPGA的FIR数字低通滤波器的设计及实现，其主要工作如下: (1)以FIR数字滤波器的基本理论为依据，在MATLAB上通过等波纹逼近法计算得出滤波系数，并分析其幅频、相频特性判断是否满足要求。 (2)在FPGA的设计中，采用了层次化、模块化的设计思想，将整个滤波器划分为多个功能模块，利用Verilog语言和原理图输入两种设计技术进行了各个功能模块的设计，并用MATLAB、QuartusII软件进行了仿真。最终完成了FIR数字滤波器的系统设计。 (3)将设计的64阶的FIR低通滤波器下载FPGA(EP2C5T114C8N)芯片中后，用示波器观察到设计结果符合要求，证明了所设计的FIR数字滤波器功能正确。且其结果也表明了FPGA来实现FIR滤波器，既具有实时性，又有一定的灵活性。 关键词 ：FIR数字滤波器；MATLAB；可编程逻辑器件；模块化算法Abstractthe FIR digital filter is used form any practical applications for its good linear phase character, and it provide an important function in digital signal processing design. In engineering practice, there is always a real-time and flexible requirement for signal processing. However, software and hardware techniques available for implementation are difficult to meet the demand for the two aspects in the same time.(1) With the basic theory of FIR digital filters for basis, In MATLAB through corrugated approximation method such as calculated filter coefficient, and analyzes the amplitude frequency, phase frequency characteristics determine whether meet the requirements. (2) In the FPGA design, the arrangement, modular design thought, the filter will be divided into multiple function module, the use of language and Verilog principle chart input two design technology of each function module design, with MATLAB, QuartusII software simulation. Eventually completed the FIR digital filters system design. (3)  Download the 64 order of the design of the low FIR filter into FPGA (EP2C5T114C8N) chip, with an oscilloscope to observe the design result accords with a requirement, Show the design of FIR digital filters function correctly. And the results also show that the FPGA to achieve FIR filter, has both the real-time property, also has the certain flexibility. Keywords:FIR digital filters; MATLAB; Programmable logic device; Modular algorithm目 录 第一章 研究的背景和意义- 1 -1.1 课题的研究背景 - 1 -1.2 国内外的研究现状 - 1 -1.3 研究思路 - 1 -第二章  FIR 数字滤波器- 2 -2.1 数字滤波器概述 - 2 -2.2 数字滤波器的性能指标- 3 -2.3 数字滤波器系统结构- 5 -2.4 线性相位特性- 5 -2.5 FIR滤波器的基本结构- 7 -2.5.1 直接型- 7 -2.5.2 级联型 - 8 -2.5.3 线性相位型结构- 8 -2.5.4 频率采样型 - 10 -第三章 FIR数字滤波器设计与仿真- 11 -3.1 利用MATLAB计算FIR滤波系数- 11 -3.1.1 emez函数的最优化法 - 11 -3.1.2 量化与量化误差量- 15 -3.2 FIR滤波器的各模块设计 - 17 -3.2.1 带噪声信号发生器的设计- 18 -3.2.2 位移寄存器（延时）、一级求和的设计 - 19 -3.2.3 滤波系数模块 - 20 -3.2.4 二级求和与结尾处理模块 - 21 -第四章  系统调试- 24 -4.1 EP2C5T114C8N最小系统电路图 - 24 -4.2 DAC0832原理及电路图- 24 -4.3 系统调试及结果 - 25 -结 论- 27 -致 谢 28第一章 研究的背景和意义 1.1 课题的研究背景 在信号处理领域中，人们在进行信号处理时对速度的要求越来越高。而在许多信息处理过程中，如对信号的过滤、检测、预测等，都不可避免的需要滤波器。稳定性高、精度高、设计灵活、实现方便是滤波器的优点，而且模拟滤波器有着电压漂移、温度漂移和噪声等问题，所以在数字技术的发展过程中，用数字技术实现滤波器的功能越来越引起人们的注意和广泛的应用。 在使用可编程逻辑器件实现数字滤波以前主要以数字集成电路、DSP芯片等来实现。但是，数字集成电路是一种使用单片通用数字滤波器集成电路，这种电路的优点是使用简单，缺点是字长和阶数的规格较少，不易完全满足实际需要。虽然我们可以利用多片扩展来解决问题，但也会有增加体积和功耗的缺点，因而在实际应用中并不能很好的解决问题；使用DSP芯片专用的数字信号处理函数是DSP芯片的实现方法，实现FIR滤波器相对简单，但是由于程序顺序执行，速度受到限制。就算是在同一家公司，芯片的编程指令也不相同。 因此，更好的方法是使用可编程逻辑器件。对于FPGA来说它有着规则的内部逻辑块阵列和丰富的连线资源等优点，特别适合用于细粒度和高并行度结构的FIR滤波器的实现，相对于串行运算主导的通用DSP芯片来说，并行性和可扩展性都更好。1.2 国内外的研究现状  近半个世纪以来，滤波器设计的基本理论一直没改变，对现在的技术来说只有一种实现方法，比如无源LCR滤波器、有源RC滤波器、数字滤波器、及开关电容滤波器，从技术指标要求到实际设计的第一步，都站在前辈们的肩膀上。此后，后人们在前背们的基础上提出了多种优化方法。 现在FPGA已经发展到可以利用硬件乘加器、片内储存器、逻辑单元、流水处理技术等特有的硬件结构，高速完成FFT、FIR、复数乘加、卷积、三角函数以及矩阵运算等数字信号处理。这样可以使得设计FIR数字滤波器的技术更加成熟、稳定。1.3 研究思路 通过对目前数字滤波器的几种实现方法的简单分析，本文认为FPGA的数字滤波器具有线性相位等许多优点，于是选择了基于FPGA的数字滤波器作为主要研究内容，通常滤波器在进行数据处理时用到了卷积运算，这也是本文设计的主要思路。设计初期在Matlab下对滤波器的系数进行了计算和分析包括（量化前后的零极点分析、时域和频域分析等）；然后根据FIR数字滤波器的多种理论设计思想和滤波实现方法，在QuartusII上进行具体的设计；最后在FPGA上进行调试、分析、改进，直至系统功能正确。 第二章 FIR 数字滤波器2.1 数字滤波器概述  所谓数字滤波器，是指输入输出均为数字信号，通过一定的运算关系，改变输入信号中所含频率成分的相对比例，或则滤除某些频率成分的器件。对于数字滤波器而言，若系统函数为,其脉冲响应为,输入时间序列为,则它们之间存在如下关系：        (2-1) 在Z域内，输入和输出的关系如下：   (2-2) 式中，、分别为和的Z变换。 在频域内，输入和输出的关系如下：  (2-3)式中，是数字滤波器的频率特性；、分别为和的频谱，而为数字角频率。 在时域内，一个线性位移不变系统的输出序列和输入序列之间的关系，应满足常系数线性差分方程：   （2-4）:输入序列，:输出序列，、:滤波器系数，N:滤波器的阶数。若所有的均为0，则得FIR滤波器的差分方程：   （2-5）因此，对于有限脉冲响应（FIR）数字滤波器，其输出只取决于有限个过去和现在的输入。 若所有的不均为0，则得IIR（Infinite impulse response）滤波器的差分方程： (2-6) 固对于无限脉冲响应（IIR）数字滤波器，它的输出不仅取决于过去和现在的输入，而且还取决于过去的输出。而且可以看出数字滤波器具有稳定性高、精度高、灵活性大等突出优点。2.2 数字滤波器的性能指标我们进行滤波器设计时，需要确定其性能指标。一般来说，滤波器的性能要求往往以频率响应的幅度特性的允许误差来表征。以低通滤波器为例，频率响应有通带、过渡带及阻带三个范围。在通带内： 在阻带中：  其中为通带截止频率,为阻带截止频率，为通带误差,为阻带误差。  数字滤波器的传输函数用下式表示：       =   (2-7)式中，为幅频特性，为相频特性。幅频特性表示信号通过滤波器后各频率成分的衰减情况，相频特性则反映各频率成分通过滤波器后在时间上的延时情况。通常，选频滤波器的指标要求都以幅频特性给出，对相频特性不作要求。通常通带内允许的最大衰减用表示，阻带内允许的最小衰减用表示，和分别定义为 (2-8) (2-9) 式中均假定已被归一化为1。与模拟滤波器类似，数字滤波器按频率特性划分为低通、高通、带通、带阻、全通等类型，由于数字滤波器的频率响应是周期性的，周期为。2.3 数字滤波器系统结构数字滤波器处理的是数字信号，因此在进入FIR滤波器前，首先得保证输入信号位数字信号。如果需处理的信号是模拟信号，则要经过A/D转换后，数字滤波器才能处理。一般FIR滤波器不论采用乘累加方法还是分布式算法设计FIR滤波器，滤波器输出的数据都是数字信号，因此由FPGA构成的FIR滤波器的输出通常外接DA模块。FPGA有着规整的内部逻辑阵列和丰富的连线资源，特别适合于数字信号处理任务，利用FPGA乘累加的快速算法，可以设计出高速的FIR数字滤波器。由公式(2-5)可得FIR的工作原理如图2-1所示：A/D累 加 器A/D滤波器 H FIR控制器FIR 滤波器加 法 器乘 法 器示波器图2-1 FIR工作原理框图2.4 线性相位特性对一个数字系统（数字滤波器）如图2-2所示： H(z)x(n)y(n)图2-2 数字滤波器框图与模拟滤波器类似，在理想情况下，对所传输的信号，若不失真，如图2-3所示图2-3 离散信号无失真传输00这就意味着，输入输出之间应满足：（a）对作比例放大(k倍)；（b）时间上有一定延迟。 这称为离散系统（数字滤波器）无失真传输的时域条件，用表达式可表示为： (2-10)作z变换，可得： (2-11)其频率响应为：  (2-12)由上式可得数字滤波器无失真传输条件为： （2-13）上述两式表明，信号通过数字滤波器无失真传输的频域条件是：数字滤波器在有用信号的频带内，具有恒定的幅频响应和线性相位特性。 FIR滤波器的设计任务是选择有线长度的，使传输函数满足要求。对于长度为N的，传输函数为  (2-14) (2-15)式中,称为幅度特性，称为相位特性。线性相位是指相位函数满足如下特性：或,是起始相位，为常数，一般把第一种情况视为第一类线性相位，把第二种情况视为第二类线性相位。 满足第一类线性相位的充要条件是：为实序列，并且对(N-1)/2偶对称，即；满足第二类线性相位的充要条件是：为实序列，并且对(N-1)/2奇对称，即。2.5 FIR滤波器的基本结构 .FIR滤波器的基本结构有以下几种：直接型、级联型、线性相位型、频率采样型。2.5.1 直接型 . 设FIR滤波器的单位冲击响应为一个长度为N的序列，则滤波器系统函数： (2-16) .表示这一系统输入输出关系的差分方程为 (2-17)直接由差分方程可得出对应的网络结构如图2-4所示：图2-4 FIR滤波器的直接型结构直接型结构的优点：简单直观，乘法运算量较少。缺点：调整零点较难。2.5.2 级联型  . 当需要控制滤波器的传输零点时，可将分解为实系数二阶因子的乘积形式： (2-18)式中，为的z变换，为实数。级联型结构如图2-5所示： 图2-5 FIR滤波器的级联型结构2.5.3 线性相位型结构FIR滤波器的线性相位结构有偶对称和奇对称，不论为偶对称还是奇对称都有：  当N为偶数时，系统函数为：  (2-19)当N为奇数时，系统函数为： (2-20)对这两种情况，都可以用FIR直接型实现，其信号流图如图2-6所示。 (a)N为偶数 （b)N为奇数 图2-6 线性相位型结构这种结构在本质上是直接型，但乘法次数比直接型省了一半。2.5.4 频率采样型 用系数将滤波器参数化时是频率采样型结构的一种实现结构。一个有限长序列可以由相同长度频域采样值惟一确定。系统函数在单位圆上作N等分取样就是单位取样相应的离散傅里叶变换。与系统函数之间的关系可用内插公式表示： (2-21)式中 这样，是由梳状滤波器和N个一阶网络的并联结构进行级联而成的，其网络结构（信号流图）如图2-7所示。是一个梳妆网络，其零点为： , k=0,1,2N-1 （2-22）刚好和极点一样，等间隔地分布在单位圆上。理论上，极点和零点相互抵消，保证了网络的稳定性。 图2-7 FIR滤波器的频率采样结构在频率采样点，只要调整就能有效地调整频响特性。 只要长度N相同，对于任何频响，其梳状滤波器部分和N个一阶网络部分完全相同，只是各支路增益不同。相同部分便于标准化、模块化。缺点：寄存器长度都是有限的，零、级点可能不能正好抵消，造成系统不稳 .当N很大时，其结构很复杂，需要的乘法器和延时单元很多。 第三章 FIR数字滤波器设计与仿真该系统主要是设计FIR数字滤波器，为了验证设计是否正确，由FPGA产生带噪声的数字信号，并对该加噪信号进行处理。FIR数字滤波器的设计方法有窗函数法、频率采样法和基于firls函数和remez函数的最优化方法。本文以remez函数的最优化方法在MATLAB中得到滤波系数，再合理选择FIR滤波器的结构在QuartusII上设计出符合要求的滤波器，并仿真、调试。3.1 利用MATLAB计算FIR滤波系数根据FIR滤波器的差分方程（公式2-5）可知滤波系数直接影响滤波器的性能，要设计出合理的FIR滤波器必须采用合理的计算方法得到滤波系数。而FIR数字滤波器的设计方法有窗函数法、频率采样法和remez函数的最优化方法。这些方法各有优缺点,窗函数法不容易设计预定给出截止频率的滤波器,不能解决当滤波器的阶次N给定时;频率抽样法是一种优化设计方法,但是在进行优化设计时所使用的变量仅限于过渡带上的几个采样值,滤波器的截止频率不易随意控制,因而它不是最优设计；remez函数的最优化法其通带和阻带均为等波纹特性，通带最大衰减和阻带最大衰减可分别控制，其指标均匀分布，没有资源浪费。而因此本文采用在MATLAB上以remez函数的最优化法计算滤波系数。3.1.1 emez函数的最优化法 Remez算法：靠一次次迭代求得一组交错点即极值频率点，从而求出系数，而且在每一次求解极值频率的迭代过程中能够避免直接解。具体步骤为： 首先给出r+1个极值频率的初始估计值，通常在A上等间隔地取r+1个初始频点, 即。 由下式计算值 （3-1） 将值及r+1个极值频率点，可求得的离散值。 ， (3-2) 利用拉格朗日（Lagrange）插值公式, 可由的离散值得到连续的 （3-3）将代入可求得误差函数。若在子集A的所有频率上都有则是最佳的极值，初始估计值恰好就是交错点组，工作可结束。若在某些频率点处，则初始估计的极值点不对，然后在这些点附近搜索局部极值点，于是得组新交错点，从而完成了一次迭代。 利用和步骤相同的方法，把在各频率处使的局部极值点作为新的极值频率的估计值，从而又得到一组新的极值估计值。 重复以上步骤，每次迭代后的都是递增的, 最后收敛到最佳极值，此时也就最佳一致逼近。 在滤波器的和及和等指标给定后，在利用Remez交换算法开始设计前，需要能比较准确地确定N值。   。 有一些估算公式可用于决定最佳滤波器长度N： (3-4) 对于窄带低通滤波器，对滤波器长度N起主要作用： (3-5) 本文以线性相位FIR低通数字滤波器设计实例说明如何使用MATLAB设计数字滤波器得到滤波系数。 滤波器要求：通带截止频率=3000Hz,阻带截止频率=4000Hz, 采样频率20kHz,通带衰减不大于0.1db，阻带衰减不小于80db。 3.1.2 量化与量化误差量有限字长的二进制数表示数字系统的误差源： 对系统中各系数的量化误差（受计算机中存贮的字长影响）。 对输入模拟信号的量化误差（受A/D的精度或位数的器影响）。  .运算过程误差，如溢出，舍入及误差累积等（受计算机的精度影响）。定点制中的乘法，运算完毕后会使字长增加，例如原来是位字长，运算后增长到位，需对尾数作量化处理使位字长降低到位。 量化处理方式：  . 截尾：保留位，抛弃余下的尾数 舍入：按最接近的值取位码 两种处理方式产生的误差不同，另外，码制不同，误差也不同。图3-1 截尾处理的量化特性（q=2-8) 图3-2 舍入处理的量化特性 表3-1 定点运算中的截尾和舍入误差截尾误差舍入误差正数 负数原码反码补码实际中我们可以采用MATLAB的FDAtool工具相或利用QuartusII开发平台的FIR Compiler进行量化。在本文中，我们采用QuartusII开发平台的FIR Compiler进行量化，因为它可直接的导出量化后的系数。 示 波 器FPGAD/A截尾位数处理二 级 求 和乘以滤波器系数数移位寄存器延时一 级 求 和带噪声信号的发生器3.2 FIR滤波器的各模块设计  . 根据FIR滤波器的线性相位结构特点，对滤波器的设计采用了线性相位型结构，系统框图如图3-3所示:  图3-3 FIR滤波器系统框图由框图可知：该系统由FPGA设计的有带噪声的信号发生器模块、FIR滤波器模块、结尾处理。下面分别描述各个模块的设计与仿真。带信号噪声的发生器3.2.1 带噪声信号发生器的设计9位数计数器（地址发生器）正弦数据存储ROM两种频率的波形叠加波形数据输出该信号发生器由地址发生器、正弦数据存储ROM、两种频率的波形叠加。该数据存储ROM由LPM_ROM模块构成，地址发生器有9位计数器担任其结构图3-4如下：正弦数据存储ROM正弦数据存储ROM图3-4 信号发生器结构框图 在该信号发生器中，地址发生器的时钟CLK的输入频率与每周期的波形数据点数（在此选择点），以及模块的输出频率f的关系是： (3-6)根据实例要求通带截止频率=3000Hz,阻带截止频率=4000Hz，而调试版的时钟是50M，因此先对系统时钟分频进行1/10、1/50的分频，有公式3-6得产生的信号为9.7KHz和1.9KHz的正弦信号的叠加，由QuartusII开发平台中带噪声信号发生器模块如图3-5所示 图3-5 信号发生器模块、建立仿真结果如图所示：图3-6 信号发生器模块仿真图计算其频率高频为9766Hz,低频为1962Hz与原理设计相符，符合要求。  3.2.2 位移寄存器（延时）、一级求和的设计  . 由于在QuartusII上平台，考虑利用原理图方式不便描述，这里直接用Verilog语言直接描述，并生成模块如图3-7所示：图3-7 位移寄存器（延时）、一级求和模块图3-8 位移寄存器（延时）、一级求和仿真结果由于该实例要求所需的阶数较高这就要求模块的引脚较多，考虑芯片的引脚资源有限，因此不能全部仿真只能做部分的仿真，仿真结果如图3-8所示：。 分析知仿真输入数据为8为宽度，超过127的数据用负数表示，图中所得的数据结果与实际计算结果一致，该模块功能正确。3.2.3 滤波系数模块  。在该模块中我们直接调用QuartusII开发平台中的LPM_MULT乘法模块，直接将量化所得的系数赋给LPM_MULT乘法模块，使以及求和所得的数据，直接与相应的系数相乘。同样由于阶数较高，需要的乘法模块较多，便于设计，将其分成3个并行模块如图3-9所示。图3-9滤波器系数乘法模块仿真结果如图3-10所示：图3-10 滤波系数乘法模块仿真结果图3-11 二级求和与结尾处理模块同样考虑引脚资源，在此只仿真了一、二阶系数，从附录二中可知一、二阶系数分别为-33、-129。结合图3-10、图3-12分析仿真结果完全正确，满足要求。 3.2.4 二级求和与结尾处理模块  .在此二级求和模块与乘法模块一样，直接调用QuartusII开发平台中的PARALLEL_ADD模块，而结尾处理模块直接以Verilog语言描述生成模块。模块图如图3-11所示。在同样的开发环境下PARALLEL_ADD模块功能一定正确，这里不做仿真测试QuartusII的顶层原理图如图3-12所示图3-12 顶层原理图整个系统仿真结果如图3-13所示图3-13 系统仿真结果由图3-2-11可知整个系统仿真结果正确，计算其频率为1.9KHz左右，在系统误差范围之类。将其转成文本数据结果进行定量分析。将数据带入输入的xn带入公式 得到与仿真结果一致。由此经验证，仿真结果与课题初提出的滤波器实例要求一致，功能正确。第四章  系统调试 本文调试在EP2C5T114C8N开发板山实现的。由于开发板没有D/A外设，因此，自己外接了一个D/A0832芯片，以便示波器观察结果。图4-1 EP2C5T114C8N最小系统电路图4.1 EP2C5T114C8N最小系统电路图  。本文采用的开发板为主芯片FPGA型号为Altera公司Cycionell系列EP2C5T144,等效门数为23万门。开发板电源采用5V直流电，通过板上完善的电源系统。板上配有EPCS4配置芯片，JTAG和AS两种下载端口，50MHz有源晶振。设有6个LED发光二极管，用作简单输出。FPGA的所有引脚均通过2.54mm标准排针引出。具体电路图见图4-1所示：4.2 DAC0832原理及电路图 DAC0832内部结构:芯片内有两级输入寄存器，使DAC0832具备双缓冲、单缓冲和直通三种输入方式，以便适于各种电路的需要(如要求多路D/A异步输入、同步转换等)。D/A转换结果采用电流形式输出。要是需要相应的模拟信号，可通过一个高输入阻抗的线性运算放大器实现这个供功能。运放的反馈电阻可通过RFB端引用片内固有电阻，海可以外接。该片逻辑输入满足TTL电压电平范围，可直接与TTL电路或微机电路相接，图4-2是此芯片电路原理图（此处采用直通方式）。图4-2 DAC0832电路图 4.3 系统调试及结果  .利用QuartusII开发平台建立工程分配引脚、编译和综合，最后下载到开发板上观察结果是否正确。将CLK加50MHz的时钟信号，得到如下的结果。 未加干扰信号时的波形如图4-3所示：图4-3 未知干扰时波形加上干扰信号的波形如图4-4所示：图4-4 硬件上带噪音的波形滤波后的波形如图4-5所示：图4-5 硬件上滤波结果分析图4-3、4-4、4-5可知该设计达到了滤波器对高频部分实现了滤波。虽然滤波后的波形不光滑，是由于量化、截位、DAC的非线性引起的，总的看来还是在误差范围内，满足要求。这证明了该滤波器的设计原理正确、方法符合要求、最后所得滤波器功能正确。结 论本文用FPGA设计了一个64阶的数字滤波器，包括用MATLAB计算滤波系数及对滤波器的仿真；QuartusII实现FPGA的FIR滤波器的具体设计、综合、布线，两种软件的结合大大的缩减了设计研发的时间，同时滤波器速度、FPGA资源、性能上都得到了合理的优化；设计下载到FPGA中后，用示波器观察到加噪信号的噪声被滤除，验证了设计的正确。在实际应用中，可以通过修改所需的滤波器的参数，在MATLAB上快速的得到滤波系数，从而很容易的实现其他各种滤波器的设计，具有一定的工程设计参考价值。 系统整体思维，细节决定整体，整体展现细节。我们的设计必须有系统的设计思维，把每一个细节都融入到整个系统中考虑，去发现整个FIR数字滤波器系统的主观性、完整性、稳定性和仿真功能的实现，才能让各个细节完美缝合，才能快速的完成性能优越的硬件设计。 多做设计尝试和总结，我们在FIR数字滤波器的设计中遇到过很多困难甚至是障碍。但是我们必须坚持自己的设计思路，去寻找其他的解决方法。我们要善于积累和总结让障碍成为我们的另一种知识沉淀，这样我们才能融会贯通，才能更善于发现问题和解决问题。致 谢  转眼2个月过去了，我的毕业设计也告一段落，回顾这2个月，我收获了很多，这次设计是整个大学期间学习知识综合运用的检验，也是对个人能力的一次锻炼。从开始的选题到最后的仿真都不容易，都是对我所积累知识的考验与挑战，与此同时，我巩固了大学所学理论知识，能力也得到了提升。这对于我今后踏上社会工作岗位都会起到积极的影响，我将终生受益。  .我的毕业设计是在导师*老师的悉心指导下完成的。在毕业设计这几个月里，*老师给了我很大的帮助和指导。在此，我要向*老师表示我最衷心的感谢。还有各位同学的关爱与帮助，才使我的毕业设计得以顺利进行。在此，我向给与我大力帮助的各位老师和同学们表示我衷心的感谢！参考文献1 蒋磊、王昌林、刘鎏、许冲，基于FPGA的FIR数字滤波器算法实现，舰船电子工程，2006年2 王淑娇.数字滤波器的设计与参数选择J. 科技资讯,2011(12).3 潘松、黄继业、陈龙，EDA技术与Verilog HDL,清华大学出版社，2010年4月4 杨晓慧、杨永健，基于FPGA的EDA/SOPC技术与VHDL,国防工业出版社，2007 5 罗忠威，MATLAB环境下的 FIR滤波器设计，2010年3月 6 李伟，PIR数字器的FPGA实现，计算机与数字工程，2007年第一期 7 徐博，基于FPGA与Matlab的最优FIR数字滤波器的实现，科技前沿，2008年第36期8 汪毓铎,王秀东.数字指令通信系统FIR数字滤波器的设计J. 北京信息科技大学学报（自然科学版）,2009(9).9 赵鹤鸣、周旭东，一种数字滤波器系数量化处理的方法，苏州大学学报（自然科学），199710 郭德才.基于Matlab的FIR低通滤波器的设计与仿真J.通化师范学院学报,2009(8).11 高西全,丁玉美.数字信号处理（第三版）M.西安:西安电子科技大学出版社,2008:197-20112 康华光.电子技术基础（数字部分）M.北京：高等教育出版社，2006.13 康华光.电子技术基础（模拟部分）M.北京:高等教育出版社,2006.14 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