电子技术基础数字部分第五版康光华主编第1~6章章节详细习题答案(12页).doc

-电子技术基础数字部分第五版康光华主编第16章章节详细习题答案-第 12 页第一章习题答案解：周期T=10ms频率f=1/T=100Hz占空比q=tw/T×100%=1ms/10ms×100%=10%-4：（1）43（2）127（3）254.25（4）2.718解：1. 转换为二进制数：（1）将十进制数43转换为二进制数，采用“短除法”，其过程如下：从高位到低位写出二进制数，可得（43）D=（101011）B（2）将十进制数127转换为二进制数，除可用“短除法”外，还可用“拆分比较法”较为简单：因为27=128，因此（127）D=128-1=27-1=（1000 0000）B-1=（111 1111）B（3）将十进制数254.25转换为二进制数，整数部分（254）D=256-2=28-2=（1 0000 0000）B-2=（1111 1110）B小数部分（0.25）D=（0.01）B（254.25）D=（1111 1110.01）B（4）将十进制数2.718转换为二进制数整数部分（2）D=（10）B小数部分（0.718）D=（0.1011）B演算过程如下：要求转换误差小于2-4，只要保留小数点后4位即可，这里算到6位是为了方便转换为8进制数。2. 转换为八进制数和十六进制数（1）（43）D=（101011）B=（53）O=（2B）H（2）（127）D=（1111111）B=（177）O=（7F）H（3）（254.25）D=（11111110.01）B=（376.2）O=（FE.4）H（4）（2.718）D=（10.101101）B=（2.55）O=（2.B）HH；（2）（A45D.0BC）H解：（1）（103.2）H =1×162+3×160+2×16-1D（2）（A45D.0BC）H =10×163+4×162+5×161+13×160+11×16-2+12×16-3=(42077.0459）D（1）12+9 （2）11-3 （3）-29-25 （4）-120+30解：（1）12+9=（12）补+(9)补=（0000 1100）B+（0000 1001）B=（0001 0101）B=21 （2）11-3=（11）补+(-3)补=（00001011）B+（11111101）B=（00001000）B=8 （3）-29-25=（-29）补+(-25)补=（11100011）B+（11100111）B=（11001010）B=-54 （4）-120+30=（-120）补+(30)补=（10001000）B+（00011110）B=（10100110）B=-90试用8位二进制补码计算下列各式，判断有无溢出并说明原因： （1）-70h-20h （2）70h+95h解：（1）-70h-20h=（-70h）补+(-20h)补=（1001 0000）B+（1110 0000）B=（0111 0000）B进位被舍掉，8位结果为（0111 0000）B判断：次高位向最高位没有进位，而最高位向上有进位，因此有溢出。理解：因为-70h与-20h的和为-90h（-144），超出了8位二进制补码的表示范围（-128+127），所以有溢出。从结果上看，两个负数相加，而得到的结果为正数，产生了溢出错误。（2）70h+20h=（70h）补+(20h)补=（0111 0000）B+（0010 0000）B=（1001 0000）B判断：次高位向最高位有进位，而最高位向上没有进位，因此有溢出。理解：因为70h与20h的和为90h（144），超出了8位二进制补码的表示范围（-128+127），所以有溢出。从结果上看，两个正数相加，而得到的结果为负数，产生了溢出错误。 （2）127 （3）254.25 （4）2.718解：将每位十进制数用4位8421BCD码表示，并填入原数中相应的位置，即可得到其8421BCD码：（1）（43）D=（0100 0011）8421BCD（2）（127）D=（0001 0010 0111）BCD（3）（254.25）D=（0010 0101 0100.0010 0101）BCD（4）（2.718）D=（0100.0111 0001 1000）BCDA、B的波形，画出各门电路输出L的波形。第一章习题第二章习题答案（2）（A+B）(A+C)=A+BC证明：列真值表如下：ABCA+BA+CBC(A+B)(A+C)A+BC0000000000101000010100000111111110011011101110111101101111111111根据真值表，(A+B)(A+C)和A+BC的真值表完全相同，因此等式(A+B)(A+C)=A+BC成立。（3）证明：（4）（2）（1）L=AB+AC解：先将逻辑表达式化为与非-与非式：根据与非-与非表达式，画出逻辑图如下：，画出实现该式的逻辑电路图，限使用非门和二输入或非门。解：先将逻辑函数化为或非或非表达式根据或非或非表达式，画出逻辑图如下：另一种做法：用卡诺图化简变换为最简或与式根据或非或非表达式，画出逻辑图如下：（1）（2）(1) 解：由逻辑表达式作卡诺图如下：由卡诺图得到最简与或表达式如下：(5)解：由逻辑表达式作卡诺图如下：由卡诺图得到最简与或表达式如下：(7) 解：由逻辑表达式作卡诺图如下：由卡诺图得到最简与或表达式如下：第三章作业答案解：首先分别求出拉电流工作时的扇出数NOH和灌电流工作时的扇出数NOL,两者中的最小值就是扇出数。从教材附录A可查得74LS系列门电路的输出电流参数为IOH=0.4mA,IOL=8mA，74ALS系列门电路的输入电流参数为IIH=0.02mA,IIL=0.1mA拉电流工作时的扇出数灌电流工作时的扇出数因此，74LS门驱动74ALS系列门电路的扇出数NO为20。VT=2V，忽略电阻上的压降，试确定其工作状态（导通或截止）。解：图（a）和（c）为N沟道场效应管，对于图（a），VGS=5V>VT,因此管子导通对于图（c），VGS=0V<VT,因此管子截止图（b）和（d）为P沟道场效应管，对于图（b），VGS=5V-5V=0>VT,因此管子截止对于图（d），VGS=0V-5V=-5V<VT,因此管子导通解：解：从图上看，这些电路都是三态门电路，分析这类电路要先分析使能端的工作情况，然后再分析逻辑功能。（a）当=0时，TP2和TN2均导通，由TP1和TN1组成的反相器正常工作，；当=1时，TP2和TN2均截止，此时无论输入端A为高电平还是低电平，输出端均为高阻态；因此该电路为低电平使能三态非门。（b）当=0时，或门的输出为，TP2导通，由TP1和TN1组成的反相器正常工作，；当=1时，或门的输出为0,TP2和TN1均截止，此时无论输入端A为高电平还是低电平，输出端均为高阻态； 因此该电路为低电平使能三态缓冲器。（c）当EN=1时，TN2导通，与非门的输出为，由TP1和TN1组成的反相器正常工作，；当EN=0时，与非门的输出为1,TP1和TN2均截止，此时无论输入端A为高电平还是低电平，输出端均为高阻态； 因此该电路为高电平使能三态缓冲器。（d）当=0时，传输门导通，由TP1和TN1组成的反相器正常工作，；当=1时，传输门截止，此时无论输入端A为高电平还是低电平，输出端均为高阻态；因此该电路为低电平使能三态非门。解：当CS=1时，4个传输门均处于高阻状态，当CS=0时，传输门的状态由输入A和B决定，当A=B=0时，TG1和TG2导通，TG3和TG4截止，L=1。依次分析电路可得到真值表如下：CSABL1高阻态0001001001000110根据真值表可得到,因此，该电路实现低电平使能的二输入或非逻辑功能。解：解：当CMOS和TTL两种门电路相互连接时，需要考虑驱动门的输出电压VOH(min)、VOL(max)和电流值IOH(max) 、IOL(max)与负载门的输入电压VIH(min)、VIL(max)和电流值IIH(max) 、IIL(max)驱动门和负载门是否匹配要考虑两个方面的因素，首先是驱动门的输出电压必须满足负载门输入高低电平的范围，即VOH(min) VIH(min)VOL(max) VIL(max)其次，驱动门必须为负载门提供足够的灌电流和拉电流，即IOH(max) IIH(total)IOL(max) IIL(total)如果上述条件都满足，则两种门电路可以直接相互连接。F=2.5V,ID=4.5mA;若VCC=5V，当LED发光时，电路的输出为低电平。选择集成电路的型号，并画出电路图。解：根据题意，当LED发光时，电路的输出为低电平，并且ID=4.5mA，因此选用器件的低电平输出电流IOL(max)必须大于4.5mA，查附录A得知，CMOS门电路的IOL(max)小于4.5mA，不能使用，而TTL门电路的IOL(max)为8mA，符合要求，因此，可以选用74LS系列TTL门电路作为该发光二极管的驱动门电路。电路图如下：74LS系列TTL门电路的VOL(max)=0.5V电路中的限流电阻最小值为我们选用标准电阻值系列R=470第四章习题答案解：（1）根据逻辑电路写出逻辑表达式： （2）根据逻辑表达式列出真值表：ABCDL0000000000101100100110011000010010101011100110110011110110001011001110101011010111011100000110101111100111111000由真值表可知，当输入变量ABCD中有奇数个1时，输出L=1，当输入变量中有偶数个1时，输出L=0。因此该电路为奇校验电路。解：（1）设输入变量为A、B、C、D，输出变量为L3、L2、L1、L0。（2）根据题意列真值表：输 入输 出ABCDL3L2L1L000000000000111110010111000111101010011000101101101101010011110011000100010010111101001101011010111000100110100111110001011110001 （3）由真值表画卡诺图（4）由卡诺图化简求得各输出逻辑表达式（5）根据上述逻辑表达式用或门和异或门实现电路，画出逻辑图如下：（2）（4）解：根据逻辑表达式画出各卡诺图如下：（2），在卡诺图上两个卡诺圈相切，有可能产生竞争冒险。 消除办法：在卡诺图上增加卡诺圈（虚线）包围相切部分最小项，使，可消除竞争冒险。（4），在卡诺图上两个卡诺圈相切，有可能产生竞争冒险。 消除办法：在卡诺图上增加卡诺圈（虚线）包围相切部分最小项，使，可消除竞争冒险。解：根据逻辑表达式画出逻辑图如下：当A=C=0时，可能产生竞争冒险。消除竞争冒险办法：（1）将逻辑表达式变换为,根据这个逻辑表达式组成的逻辑电路就不会产生竞争冒险。逻辑图如下：（2）用卡诺图法在增加卡诺圈，包围卡诺圈相切部分，增加或与表达式中的或项得到，根据这个逻辑表达式组成的逻辑电路就不会产生竞争冒险。逻辑图如下：I1=I3=I5=1,其余输入端均为0，试确定其输出端Y2Y1Y0。解：优先编码器CD4532的输入端除Ii外，还有使能端EI，由于EI=0，因此编码器不工作，其输出端Y2Y1Y0=000。解：查74HC138译码器的引脚图，第十脚为,对应的A2A1A0=101，控制端E3、分别接1、0、0，电源输入端Vcc接电源，接地端GND接地，如下图所示：解：用74HC138译码器实现逻辑函数，需要将函数式变换为最小项之和的形式在译码器输出端用一个与非门，即可实现所要求的逻辑函数。逻辑图如下：解：设2位二进制数分别为AB和CD，P3P2P1P0为相乘的结果，列出真值表如下：输 入输 出ABCDP3P2P1P000000000000100000010000000110000010000000101000101100010011100111000000010010010101001001011011011000000110100111110011011111001由真值表可直接写出各输出端的最小项逻辑表达式：用一片74x154和4个与非门即可实现所要求的乘法电路，逻辑电路图如下：解：当LE3A2A1A0所表示的十进制数,显示的字符序列为0、1、6、9、4。当LE由0跳变为1时，数字4被锁存，所以持续显示4。（1）（2）解：用74HC151实现逻辑函数，首先要将逻辑函数化成最小项的形式，根据最小项表达式确定数据输入端Di的取值，并注意变量的高低位与地址输入端的连接顺序。（1）与数据选择器74HC151的标准表达式相比较将L与Y比较可得：D0=D2=D3=D6=D7=0，D1=D4=D5=1将A、B、C分别与地址输入端S2、S1、S0连接，逻辑电路如图所示：（2）D0=D3=D5=D6= 0，D1=D2=D4=D7=13位通道选择信号的控制下，将8个输入数据中的任何一个传送到相对应的输出端输出。解：应用教材中介绍的中规模组合逻辑电路8选1数据选择器74HC151和3线8线译码器74HC138（作为分配器使用）各一片组成数据传输电路，逻辑电路图如下：电路通过74HC151根据通道选择信号A2A1A0选择数据，通过74HC138分配至由A2A1A0决定的输出端。解：8421BCD码的范围是00001001，即所有有效的8421BCD码均小于1010。用74HC85构成的测试电路如下图所示，将8421BCD码输入接A3A2A1A0，B3B2B1B0接1010，当输入的8421BCD码小于1010时，FA<B=1，否则输出0。解：构成一个12位二进制加法器需要3片74x283以串行进位的方式进行连接，逻辑电路图如下所示：第五章作业答案SRQ锁存器状态00不变不变保持01010101011100不确定方法（2） 由逻辑电路图可以得到Q端和端的逻辑表达式根据上面的逻辑表达式，可以得到该锁存器的功能表如下所示：（略，同上表）1、TG2和G1、G2构成主锁存器，TG3、TG4和G3、G4构成从锁存器，和分别为直接置1端和直接置0端。当触发器处于工作状态时，应将他们置于高电平。工作原理分析：（1）当CP=0时，C=0，=1，TG1、TG4导通，TG2、TG3断开。此时D信号进入锁存器，G1输出，并随D变化。由于TG3断开、TG4导通，主从锁存器相互隔离，从锁存器构成双稳态存储单元，使触发器的输出维持原来的状态不变。（2）当CP由0跳变到1后，C=1，=0，TG1、TG4断开，TG2、TG3导通。此时D信号与主锁存器之间的联系被切断，TG2的导通使主锁存器维持在CP上升沿到来之前瞬间的状态。同时由于TG3导通，G1输出信号送到Q端，得到，并且在CP=1期间保持不变。（3）当CP由1跳变到0后，再次重复（1）的过程。解：上升沿和下降沿触发的D触发器Q端的输出分别为Q1和Q2，输出波形如下：解：触发器Q端的输出波形如下：作用下1和2的波形，并说明1和2的时间关系。各触发器的初始状态为0。 1和2的逻辑表达式：1 = Q2，。由于图中的JK触发器的J、K均接1，因此两个触发器均在各自的CP脉冲下降沿状态翻转，而第一个触发器的输出Q1作为第二个触发器的CP脉冲输入，因此Q2在Q1的每个下降沿状态翻转，1和2的波形如下所示： 由波形图可知，1超前2一个周期解：由逻辑图可以看出触发器2是一个下降沿触发的JK触发器，触发器1是一个上升沿触发的D触发器，他的CP脉冲来自Q2，并且D信号接在上，即Q1在Q2的每一个上升沿状态翻转一次。接两个触发器的直接复位端。Q1、Q2的波形图如下：第六章作业答案1X0，试作出相应的状态图。现态Sn次态/输出(Sn+1 /Z)X1X0=00X1X0=01X1X0=10X1X0=11S0S0/0S1/0S3/0S2/1S1S1/0S2/1S3/1S0/0S2S2/0S1/0S3/0S3/0S3S3/0S2/1S2/0S2/0解：根据状态表作出对应的状态图如下：解：其状态表如下表：现态次态/输出X1X0=00X1X0=01X1X0=10X1X0=1100/01/10/01/010/0 1/11/11/11Q01Q0的波形（设触发器对下降沿敏感）。A=0A=10001/111/10110/010/01010/011/01101/100/1解：根据已知的状态表及输入信号A=011001，该电路将从初始状态Q1Q0=00开始，按照下图所示的顺序改变状态：Q1Q0的波形图如下：解：由电路图可写出该电路的状态方程和输出方程分别为：状态表如下所示：A=0A=100/11/011/10/1状态图如下所示：Q和Z的波形如下所示：解：电路的激励方程组为：状态方程组为：输出方程为：根据状态方程组和输出方程可列出状态表如下：A=0A=10001/001/00110/011/01000/000/01100/000/1状态图如下：解：由状态图可知，要实现该时序电路需要用3个D触发器。（1）根据状态图列出状态转换真值表如下： （D2）（D1）（D0）0 0 10110 1 01100 1 10101 0 01011 0 10011 1 0100（2）画出各激励信号的卡诺图，在状态转换真值表中未包含的状态为不可能出现的，可作无关项处理。（3）由卡诺图得到各激励信号的最简方程如下：1和Z2输出波形。解：从Z1和Z2输出波形可以看出，对于每一个Z1或Z2周期，均可等分为4段时间间隔相等的状态，即Z2 Z1=00、Z2 Z1=01、Z2 Z1=11和Z2 Z1=01，因此要设计的时序电路可以有4个状态,分别用00、01、10、11来表示。用2个下降沿触发的JK触发器来实现。（1）列出状态转换真值表，并根据JK触发器的激励表推出相应的激励信号如下表所示：Z2 Z1J1 K1J0K00 00 10 00 1 0 11 00 11 11 01 11 1 01 1 10 00 1 1 1（2）由状态转换真值表化简得到最简的激励方程组：输出方程组：（3）根据激励方程组和输出方程组画出逻辑电路图：0、Q1、Q2和Z的波形，设各触发器的初态为0。解：（1）列出各逻辑方程组时钟方程组：根据时钟方程组，当Q2=0时，对于每个CP上升沿，cp0=cp1=1；当Q2=1时，对于每个CP下降沿，cp0=cp1=1；当Q1出现下降沿时，cp2=1。激励方程组：输出方程：状态方程组：（2）根据上述方程组，画出波形图如下： 这里需要特别注意的是，因为，即当=0时，在CP的上升沿CP0和CP1有效；即当=1时，在CP的下降沿CP0和CP1有效；而，即在Q1由1变到0时，CP2有效。用2片74HC194构成8位双向移位寄存器。解：三进制计数器需要2个触发器。（1）列出状态表和激励表如下：计数脉冲CP的顺序现态次态激励信号D1 D000 01 11 111 11 01 021 00 00 00 1 (2) 由状态表和激励表得到激励方程组如下：（3）画出逻辑图如下：(4) 检查自启动能力：将电路的无效状态01代入状态方程组，其次态为11，是电路的有效状态，因此，电路能够自启动。解：该电路是由74HCT161用“反馈清零法”构成的计数器。设电路的初态为0000，在第十个脉冲作用后，Q3Q2Q1Q0=1010，这时Q3、Q1信号经与非门使74HCT161的异步清零端由1变为0，使整个计数器的状态回到0000，完成一个计数周期。此后，CR恢复为1，计数器又回到正常的计数状态。其中1010状态仅在极短的时间内出现，电路的基本状态只有十个00001001状态，状态图如下：该电路为十进制计数器。解： 要设计的计数器计数状态为自然二进制数10011111，即在计数过程中要跳过00001000九个状态而保留10011111七个状态。可用“反馈置数法”实现：令74HCT161的D3D2D1D0=1001，并将进位信号TC经反相后接到并行置数使能端PE上。当Q3Q2Q1Q0=1111时，TC=1使PE=0有效，这样，在下一个计数脉冲到达时，将1001置入计数器，从而实现10011111七个计数状态。逻辑电路图如下：