0.13um-shrink工艺的嵌入式闪存的耐久性特性研究_V2.0 字数 .docx

摘要摘 要 耐久性特性是存储类芯片最为重要的可靠性课题之一。闪存器件因为其特殊的结构和工作模式，导致了特有的器件特性，同时还引入了其他的可靠性问题。 本文综合了直流电压应力和 UV 方式，研究了三栅分栅闪存器件耐久性退化机理，实验验证了多晶到多晶的 F-N电子隧穿擦除操作引起的隧穿氧化物束缚电子是导致三栅分栅闪存器件退化的重要原因。基于器件耐久性退化机理，讲述了三栅分栅 闪存特殊的结构和操作方式。 在耐久性优化方面，本论文重点从器件操作条件对三栅分栅闪存器件的耐久性进行了研究。在优化器件操作条件方面，提出了过擦除方法和动态调节擦除电压的方法，应用于单个存储单元的测试中，相较于原始的擦除操作条件，能够很好的改善器件的耐久特性。关键词：闪存，耐久性，陷阱束缚电荷，耐久性优化,尺寸缩小AbstractInvestigation of 0.13um-shrink Flash Characteristics and Endurance ReliabilityAbstractEndurance is one of the most important reliability topics in flash memory. Due to the special physical structure and operation method in 0.13um-shrink flash memory, it has a unique device characteristic and a new reliability problem.In this thesis, by using of DC (Direct Current) stress and UV (ultraviolet), the mechanism of endurance degradation in triple split-gate flash memory is investigated. Poly-to-poly F-N (Fowler-Nordheim) erase tunneling induced electron trapping is confirmed to dominate the degradation of triple split-gate flash device during cycling. As for endurance optimization, the studies are carried out on the operation conditions. Two methodsOver-erase and Dynamic Adjusting Erase Voltageare put forward and proved effectively for the enhancement of endurance characteristics in single-cell samples.Keywords: Flash, Endurance, Electron Trapping, shrink目录目 录摘要.IAbstract II第一章 绪论1非易失性半导体存储器技术的发展历史.11.1.1 从 ROM 发展到 EPROM 11.1.2 从 EPROM 发展到 EEPROM 2 从 EEPROM 发展到 Flash Memory3 0.13um-shrink 闪存芯片简介 11芯片结构介绍 .11芯片原理介绍 .13芯片制造流程 .17芯片测试流程 .18 1.3 研究0.13um-shrink闪存的耐久性以及市场空间有何必要1.4本论文的工作 .20第二章闪存芯片的耐久性研究现状和耐久特性退化原理研究22研究现状分析 .222.1.1 源端通道热电子注入（SSI）导致的耐久特性退化 .222.1.2 Poly 到 Poly 的 F-N 隧穿导致的耐久特性退化 .23耐久特性退化原理 .25本章小结 .48第三章 闪存器件耐久特性和工作条件的关系研究49器件耐久特性和工作条件的关系研究 49器件耐久特性和环境温度的关系研究52实验准备和过程 .52实验结果和解析 .53本章小结 .56第四章闪存芯片耐久特性优化的研究 .57存储单元过擦除法 .57存储单元动态擦除法 .59基本理论 .60实验结果和解析 .61本章小结 .70第五章 总结 80参考文献 81附 录 .89致谢 .90第一章 绪论1.1 引言在现代化的信息技术中，半导体存储器是非常重要的电子元件，和其他的Si工艺技术一样，储存技术在容量和特性方面也跟随着摩尔定律成长的脚步。当不外加电源的时候，这类储存器件也能在相当长的时间里保持着之前写进去的信息。非易挥发性闪存器件（Nonvolatile Memories，NVM）是固态存储类器件中一个占主导地位的分支。由于量产规模和较大的市场份额，非易挥发性闪存器件一直都受到大众的关注。本文所研讨的是就是一种半导体存储器件，它是非易挥发性的半导体，这一小节，我们回顾了关于这一类半导体技术的发展历程，而且还分析了不同种类的半导体的技术。从而得出，非易挥发半导体必然向着闪存技术方向发展，因为这种技术的市场前景良好。1.1.1 从 ROM 发展到 EPROM 上世纪六零年代中期，一直占据主流市场的磁芯存储器，也就是magnetic corememory开始被金属氧化物半导体代替，并逐渐被市场认可。这种半导体存储器被称为MOS，然而这种储存器存在一个致命的缺点，一旦断电，所存储的数据在很短的时间内就会丢失，基于这种情况，ROM，也就是非易失性半导体还是存储器市场的主流。 直到1967年，半导体存储市场开始推出浮栅（即FG）的理念，并在这种理念下开始推出了金氮氧半导体，也就是占据了市场半个多世纪的MNOS，这种存储器解决了MOS容易丢失数据的问题，并且在性能上比1971年的ROM还要先进，在PAM，也就是1K的随机存储器问世没多长时间，在浮栅概念的推动下，EPROM即紫外光擦除可编程只读存储器开始风靡世界。 这种存储器属于半导体存储器的一种，而且可以实现电学化变成，还可以将写入的数据擦除，并且不会因为断电而丢失数据，这是浮栅理念的一次质的飞跃。这种存储器在编程的时候采用的是CHI，也就是沟道热电子注入的方式、这种编程方式需要高电压以及大流量的电流作为环境需求，因此，一般采用12伏的电源作为外部供电模式，每写入一个字节的程序，需要1ms左右的时间，这种存储器只可以向浮栅提供电子，只有用紫外光照射才能擦除，实现存储是通过浮栅内的电子逸出势垒而实现。擦除存储器数据的时候，需要用紫外光照射20分钟以上，而且必须是断电操作，EPROM在进行擦除的时候不按照字节擦除，所以可以用单个的浮栅MOS来构成EPROM的存储单元，正因如此，高度集成的EPROM才能实现DRAM，也就是动态随机存储器的功能。 因为EPROM需要进行紫外光照射才能实现擦除功能，所以，在生产这类存储器组件的时候，必须要有一个石英窗口，这就导致这种半导体存储器的成本直线上升。而且，EPROM的编程与擦除必须通过电路板进行，这也造成了封装难度提高。基于以上情况，人们逐渐开发出一种可编程的一次性存储器，也就是OTP，（One-Time-Programmable），这种存储器的结构类似于EPROM，但是只能编程一次，之后就不能进行再编程和擦除了，因此，这种器件不需要封装石英窗口，成本自然大幅度降低。1.1.2 EPROM到 EEPROM的升级 在EPROM出现后十多年，也就是1983年，EPROM出现了第一次大的升级，16K的可编程擦除存储器问世了，而且这种存储器的擦除不再是紫外光，而是电擦除式的，这就是EEPROM，因为它也是基于浮栅概念开发的，所以跟EPROM非常类似，与器件沟道区域绝缘的是 n 型掺杂的多晶硅平板。由于高质量的氧化物将这一平板完全与其它电极隔离，因而形成了浮栅。通常，与浮栅耦合的是一个或多个电极，而器件沟道的导通与否是由浮栅中所储存电子的数量决定的。其与 EPROM 最主要的不同在于EEPROM都是通过电信号进行编程和擦除的，不要讲存储器从电路板取出，而且，操作的时候可以按照字节顺序进行，改变了EPROM改动需要整体擦除或者编程的弊端。 和编程。虽然EEPROM的功能相对完整，但是其结构也更为复杂，EPROM是单个MOS元件构成，而EEPROM则是需要存储晶体管和选择晶体管共同组成（如下图），所以，这种存储器被称为双晶体管存储器。虽然功能更加完备，但是每存储一个字节，就搞占用更多的芯片面积，造成了EEPROM在集成方便总是要笔EPROM慢一两代。 在EEPROM存储器上，不仅应用了浮栅技术，而且还应用了电荷束缚技术，电擦除可以擦除掉MNOS单元的数据信息，另外，通过F-N电子隧穿来实现对浮栅单元的擦除，这种隧穿技术全称为（Fowler-Nordheim electron tunneling），此外还可以采用沟道热电子注入，也就是CHEI来进行数据擦除或者是完成编程工作。 EEPROM问世以后，人们越来越追求可以不需要外部能源就可以实现数据存储，而且不容易丢失数据的存储器，而且还追求这种存储器可以实现高集成，低成本，功耗低，以及快速编程以及数据读取的功能，而EEPROM的发展也越来越能满足人们的需求，当前的EEPROM存储器以及可以实现了内部编程时序、地址锁定以及数据锁定、页式存储等功能，而且，这种存储器还实现了与TTL逻辑完全兼容的效果，并且还可以与芯片内脉冲整形以及数据轮询等多种功能，行业内将这种功能全面的EEPROM存储器称之为Full-Feature EEPROM，简称FF-EEPROM。这类存储器的系统适应性非常强，因为其内部有系统编程功能，导致其可以适应多种系统软件，因此，当前的人工智能领域，以及一些逻辑器件等领域都广泛应用到了EEPROM存储器。图 1-1 EEPROM 存储单元的基本结构 很多人认为，EEPROM的系统兼容性以及功能如此强大，一定会快速占领市场并创出高额利润，而且游戏王成为微机处理器中的主流存储器。但是，EEPROM的市场发展并没有想象中的那么好，直到1992年，这种存储器的市场份额才开始增加，而且增势非常缓慢，EEPROM的市场份额超出EPROM是在1995年。主要是由于以下几点原因，造成了EEPROM的市场发展缓慢：（1）对于存储每个字节，EEPROM的成本要比EPROM的成本高得多；（2）硬件的发展离不开软件的支持，因为软件的发展速度跟不上，也造成了EEPROM一直没有被广泛应用起来。（3）人们还不是特别了解EEPROM的可靠性，所以应用中也一直束手束脚。1.1.3 EEPROM 到 Flash Memory的发展历程1、闪存技术的存储器有什么技术优势如果要解决EEPROM存储器的成本过高，首先一个方式就是通过闪存即flashMemory来实现，这种存储器全称为flash EEPROM，中文名称为闪存电擦除式存储器。与之前介绍的FF-EEPROM相比，这种存储器最大的有有点就是不需要逐字节擦除。而是按照存储阵列或者模块进行局部擦除。这种存储器的电路要求相对简单，因此单字节的存储成本自然得到大幅度下降。第一章 绪论 上世纪八十年代后期，Masupka 等采用单晶体管EEPROM器件以及全新的电路编程和擦除程序完成了第一块闪存存储器的制作，这种256K闪存存储器采用了告诉灵敏度放大器。仅仅在1995年，这种存储器就实现了比DRAM更低的成本生产，从而快速打开了非易失性存储器的市场空间。这种闪存存储器是EEPROM技术发展到成熟阶段的一个标志，更精细，占用位置更小的集成电路开始占据电子市场，进而带来对电擦除式存储器以及大容量存储器的需要不断增加。而这种闪存存储器就实现了传统EPROM以及EEPROM两种存储器的优点，由于只需要一个晶体管，这种存储器的占地更小，单位字节的存储使用面积更小，电子器件的集成化程度更高，另外，这种闪存存储器一样可以实现电擦除以及编程，在系统完整性要求更高的条件下，这种存储器更具优势。通常，当对一部分存储阵列进行写操作时而对其他部分产生的数据干扰是闪存 技术最关注的一个问题。由于存储单元像编程和擦除时，由于追求减 小存储单元的面积达到降低成本的目的，在设计时省略了一些选择栅，而这些共用 选择栅的单元当周围的单元被编程时就会产生干扰现象，一个好的实际可以避免这 一问题,图 1-2 给出了本论文中所使用的三栅分栅闪存编程干扰的实例图 1-2 三栅分栅闪闪存编程干扰示意图在进行存储前或者编程的时候，要对闪存存储器进行全部的擦除。然而开启不同存储单元时，需要相对一致的电压，所以，擦除前就必须对每个单元进行单独的预编程操作，如果不进行预编程，就会出现某些单元过度擦除的状况，如图1-3中，显示了某些情况下，由于编程导致电子进入浮栅，导致不同单元的开启电压攀升；进行擦除操作时，则会因为电子流出浮栅导致电压降低。如果单元的开启电压出现负数等过低现象是。这个晶体管器件就会被消耗完毕，处于一直导通的状态。进而影响了整体单元整列功能的视线，在编程时，就会出现不选择以及解除选择存储单元的现象。此外，除了要进行预编程来方式电压过低，系统还会通过一些特定的程序对出现了过度擦除的单元进行恢复。但是这种操作会让擦除更为复杂，而且操作时间也会大幅度延长。图过度擦除效应导致器件开启电压变负的示意图闪存存储器在完成擦除/编程操作后通常都会进行有效性验证，即在完成擦除/编程操作后将所有单元按字节读出，判断是否所有的单元都达到预期的开启电压； 如果没有达到，就会延长擦除/编程的时间，直到所有的单元都满足要求为止。这种“过擦除”情况在具有叠栅存储器件与选择栅器件所组合的分栅闪存中得 到很好的控制，由于选择栅器件对器件沟道的控制作用，即使叠栅存储器件处于“过擦除”状态，因为选择栅器件沟道的关闭从而避免的该存储单元对整个阵列的影响， 同时简化外围的验证电路的设计。2、闪存存储器的常见架构闪存存储器的存储单元有很多种类型，而这些存储单元的架构主要分为或非型（NOR）和与非型（NAND）两种。当每次读取只针对单个存储单元进行操作时，往往采用 NOR 型架构。如图 1-4 所示，以数据读取操作为例进行说明。在进行数据读取时，属于同一个字节（byte，1 个字节相当于 8 个 bit）或者字（word，1 个字 等于 2 个字节）的存储单元共享同一条字线（WL，Word Line），8 条（或者 16 条）位线（BL，Bit Line）以及同样数目的感测放大器（sensor amplifier）被同时激活。当被读取的存储单元的地址被传送进来时，行解码器（row decoder）会在把被选中的字线电位拉高的同时保持其他字线接地。由于被读取的存储单元的位线与感测放大器相连，如果该单元已被编程（对应于高开启电压），那么没有电流流过位线，该单元被标记为“0”；如果该单元已被擦除（对应于低开启电压），那么感测放大器就会探测到读取电流，从而把该单元标记为“1”。最终的读取值通过输出缓冲器（buffer）被传送给数据总线（bus），整个读取操作完成。大多数的 NOR 型存储单元采用沟道热电子注入编程和 F-N 电子隧穿擦除，其优点是编程速度很快，缺点是利用开启电压来控制被擦除的单元，因此需要额外的 成本来控制过度擦除现象的发生。图 1-4 NOR 型闪存器件的基本架构图 1-5 NAND 型闪存器件的基本架构 除了上述的 NOR 型并行架构之外，闪存存储器还可以形成 NAND 型串行架 构。如图 1-5 所示，在位线与源端之间有 m 个存储单元串联在一起。由于位线上接触（contact）的数目从 NOR 型中的每个存储单元 1 个减少为每 m 个单元 1 个，这种架构可以有效的减小存储矩阵（memory matrix）的面积，大大地提高存储密度，降低生产成本。同样以数据读取操作为例进行说明。当某个存储单元被选中进行读取操作时，它的控制栅（CG，Control Gate）会被保持在 0V，而与它串联的其余单元（不论其实际开启电压的高低）的控制栅则统一被拉升到高电平，仅充当传输门（transfer gate）的作用。这样，当且仅当被选中的存储晶体管的开启电压为负时（此时该存储晶体管成为耗尽型晶体管），才有电流通过这一串联序列的位线流向感测放大器。NAND 型闪存通常以页（page）为单位，经过页面寄存器向 I/O 端口传输数据（串联架构会使读出放大器的信号过于微弱，因此必须利用寄存器进行稳定输入）。由于在 NAND 型架构中读取电流需要通过一整个序列的存储单元和选择晶体管，NAND 型闪存的读取速度通常无法满足随机读取（random access）的要求。此外，NAND 型存储单元的数据擦除和编程都通过 F-N 电子隧穿完成，因此与 NOR 型存储单元相比（沟道热电子注入编程），NAND 型存储单元的编程速度也较慢。以上两个因素决定了 NAND 型闪存存储器多用于数码相机存储卡、mp3播放器等对于存储密度要求较高的电子产品中。综上所述，NOR 与 NAND 这两种闪存技术各有所长，且优势互补。而在实际应用中，这两种闪存技术也正在呈现一种融合的趋势：Spansion 公司的 ORNAND 技术和三星公司的 OneNAND 技术是目前这一领域内具有代表性的技术方案。前者采用的是 NOR 并行存储单元架构，同时带有 NAND 的接口；与通常利用浮栅存储电荷的 NAND 型闪存不同，它是在 单元晶体管源区和漏区形成的氮化膜中保存电荷，从而实现了 2 bit/单元的多值化存储。后者则是采用 NAND 逻辑结构的存储内核和 NOR 的控制接口，并直接在系统内整合一定数量的 SRAM 作为高速缓冲区，这样它就可以在性能指标上接近NOR 型闪存，而在存储容量指标上接近 NAND 型闪存。3、现存 NOR 闪存结构及工作原理I. T 型闪存存储器件T 型闪存存储器件来源于传统的 T 型 EPROM 技术，是由于单个存储单元的有源区结构布局类似 T 字母形状而得名。如图 1-6(a)和(b)给出 T 型闪存存储阵列中四单元的布局图和单个字节的截面图。 第一章 绪论图 1-6 T 型闪存存储阵列布局图和截面图。(a)单个闪存存储阵列中四单元布局图；(b)单个存储单元的截面图T 型闪存单元一般采用热电子编程(图 1-7)，通过在漏极加 5-7 伏的电压，控制栅上加 10-12 伏，其他各端点接 0 伏，这样在漏结附近产生一个能产生足够多热电子的高横向沟道电场。同时，由于漏极端垂直电场的存在，一部分能量高于的热电子(3.2eV)就会 Si-SiO2 势垒进入浮栅，从而导致器件达到高阈值区域(5V)。图 1-7 T 型存储器件编程操作示意图器件擦除采用电子从浮栅 F-N 隧穿至源端或沟道区域。在电学擦除时，浮栅与n+源端(沟道区域)之间的隧穿氧化物中的电场一般需要达到 10MV/cm。典型的擦除脉冲周期一般为 10ms。目前，普遍采用的擦除方式有三种:零栅压高源压擦除(图1-8a)、负栅压高源压擦除(图 1-8b)和沟道擦除（图 1-8c）。 图 1-8 T 型闪存器件擦除操作示意图II. 源极耦合分栅（SCSG）闪存存储器件源极耦合分栅(SCSG)闪存存储器是利用单层多晶硅同时实现控制栅和源端选择栅的作用，见图 1-9。类似于 T 型闪存器件，SCSG 器件采用漏极热电子注入方式编程，而擦除操作类似于零栅压高源电压的源结擦除方式。图 1-9 源极耦合分栅（SCSG）闪存器件布局和剖面图III. 场增强隧穿注入闪存存储器件 场增强隧穿注入闪存存储器件是单器件分栅闪存结构，这一结构采用多晶到多晶的 F-N 隧穿实现擦除操作，源端热电子注入实现编程操作。多晶到多晶的隧穿来 第一章 绪论源于特殊浮栅结构带来的场增强隧穿注入，而源端注入可以实现10-3 数量级的注入效率，因而允许芯片内单电压源实现的小规模的电荷泵的使用。同时，在同样工艺技术下，该分栅闪存的存储单元尺寸与传统的叠栅闪存尺寸相当。图 1-10 和图1-11 分别给出该器件俯视图和截面图。图 1-10 场增强隧穿注入闪存器件布局图 1-11 场增强隧穿注入闪存器件沿字线和位线方向的剖面图存储单元的擦除操作由浮栅边缘的形状来实现栅极增强 F-N 隧穿，如图 1-12。擦除操作时，漏源端接地而字线被偏置于一高电位，由于在隧穿注入点区域高电场 强度的存在，因此可以在适中的电压下实现器件的擦除操作。器件编程操作采用源端热电子注入。在编程时，控制栅起选择作用的沟道被偏 置于线性状态，而浮栅在高源端电压的耦合下处于饱和状态。电子在选择栅沟道和 间隙区被加速成为热电子，在浮栅区域，受垂直电场的影响改变电子的方向，一部 分能量大于 的热电子注入浮栅，从而实现了器件的编程。源端注入编程由于 注入效率高，因此器件编程周期较短（20 s）；同时，由于编程电流需求小1 A，页编程成为可能。 图 1-12 与浮栅结构相关的增强 F-N 隧穿能带示意图1.2 三栅分栅闪存器件简介三栅分栅闪存器件是一种类似于场增强隧穿注入的、更为复杂特殊的分栅闪存器件，在本节中先对分栅闪存器件的器件结构、操作原理和相关可靠性问题进行一个简要介绍。1.2.1 芯片的结构介绍本文研究的闪存器件属于 NOR 型三栅分栅并行架构，它利用源端热电子注入（SSI，source side hot electron injection）进行编程，利用 F-N 电子隧穿进行擦除。器件的结构示意图以及沿沟道方向的截面图如图 1-13（a）、（b）所示。整个存储单元主要分为字线（WL，Wordline）和浮栅两大部份，字线下方的栅氧层以及它与浮栅之间的隧穿氧化层都由高温沉积二氧化硅薄膜构成。浮栅与控制栅（CG，Control Gate）以及源线（SL，Source Line）下的重掺杂区域（n+）有相当部分的重叠，目的是利用电容耦合效应产生浮栅耦合电位。与传统的叠栅（stacked gate）闪存器件相比，三栅分栅闪存器件可以过字线与浮栅来实现对两段沟道的独立控制，因此能够有效地避免过度擦除效应。同时，相比于传统的沟道热电子注入编程, 源端热电子注入编程所需要的电压更低，效率也更高（详见 ）。 第一章 绪论图 1-13(a) 三栅分栅闪存器件基本结构 (b)三栅分栅闪存器件 SEM 截面图,出自Grace 分栅闪存器件。当三栅分栅闪存器件进行读取操作时，字线上所加电压使得字线下方的沟道反型开启，位线与源线之间沟道电流的大小主要取决于浮栅下方沟道的状态。如果器件经过了擦除操作，由于擦除时字线与浮栅之间高强电场引发的 F-N 电子隧穿效应，电子将被拉出浮栅，从而导致浮栅电位升高，浮栅下方的沟道因此反型开启，读取到的沟道电流较大。同理，如果器件经过了编程操作，由于编程后浮栅电位降低，浮栅下方的沟道关闭，读取到的就是小的沟道电流。通常情况下，这两种状态对应的沟道电流大小相差在 2 个数量级以上。对三栅分栅闪存器件进行状态判断正是根据器件读取时沟道电流的大小。如图1-4，三栅分栅闪存器件的存储矩阵按照行（row）、列（column）进行排列，每若干列存储单元共享一个输入/输出端口（I/O，Input/Output）。通常，每一个输入/输出端口所属的存储矩阵中会有一列被当作参考列，它与每一行的交叉所代表的存储单元便被称为参考单元。每一行所属的参考单元在器件擦除后读取电流的平均值便是对这一行上所有存储单元进行状态判断时的参考值。通常取这一读取电流值的30%为判断标准（也被称为 user mode），读取电流大于它的存储单元会被认为是“1”，而读取电流小于它的存储单元则被认为是“0”。表 1-1 给出了三栅分栅闪存器件 进行擦除、编程以及读取操作时对应的工作条件。表 1-1三栅分栅闪存器件工作条件操作字线电位位线电位源线电位控制栅电位操作时间编程5V10V10us擦除0V0V0V10ms读取25V1V0V2V 1.2.2 芯片的原理介绍对于浮栅闪存器件来说，浮栅中电荷的写入和擦除存在着几种不同的方式，但无论哪种方式都存在着由于载流子通过隧穿氧化物所带来的一系列问题。当前主要的编程机理有如下几种：薄氧化物 F-N 隧穿（<10nm），增强型的 F-N 隧穿在多晶氧化物上，沟道热电子注入（CHE），源端沟道热电子注入（SSI）和衬底热电子注入（SHEI）。前两种编程机理是建立在氧化层量子隧穿机理上，而后三种是建立在注入载流子被大横向电场（CHE 和 SSI）或者硅衬底的纵向电场（SHEI）加速，从而能够越过 Si-SiO2 势垒的基础上。编程方式、器件结构以及排列结构的选择由特定的应用需求所决定。擦除机理是上面所提及的 F-N 隧穿和多晶氧化物 F-N隧穿。对于本论文所使用的三栅分栅闪存，其采用 SSI 进行编程，Poly/SiO2 F-N隧穿进行擦除，下面着重对这两种机理作简要的介绍。1、F-N 电子隧穿F-N 电子隧穿本质上是一种场辅助电子隧穿机制。如图 1-14 给出了在栅极加负偏压时多晶硅氧化物硅衬底的能带图。起初，用硅导带电子表征的势垒呈现梯形。由于电子直接注入到衬底，因此我们通常定义通过梯形势垒的隧穿电流为直接隧穿电流。随着栅压的增加，势垒形状由梯形变为三角形。两个物理学家对电子通过真空三角势垒现象的理论进行了详细的理论研究，因此后来电子通过三角势垒隧穿进入介质层导带的现象被称谓 F-N 隧穿。采用 WKB 对隧穿几率近似和求解自由电子气在多晶硅中薛定谔方程，可以利用这一简化模型求出 F-N 隧穿电流：q3Einj2é8p (2 m* )1/ 2 F3/ 2ùJ =exp ê-bú(1.1)8p hFb3hqEinjêúëû公式中所包含物理参数的定义参考表 1-2。表 1-2 F-N 电子隧穿电流密度公式相关物理参数定义h普朗克常量，h × 10-34 J·sb隧穿界面势垒，对于Si/SiO2 界面，大小为q单电子电荷， q = 1.602×10-19 Cm自由电子质量，m = 9.109×10-31kgm*二氧化硅带隙电子有效质量12， m*从方程（1）可以看到，F-N 隧穿电流大小主要取决于两个参数：注入界面的电场强度（Einj）和势垒高度（b）。由于相对电子来说 Si/SiO2 界面势垒高度大约为，而对于空穴来说其势垒的高度为，因此 F-N 电流主要由电子电流所主导。 第一章 绪论图 1-14 F-N 电子隧穿能带示意图对于体氧化物 F-N 隧穿来说，隧穿电流密度由注入界面的电场强度所控制，与体氧化物特性无关。电子隧穿通过势垒时，其在电场的加速下能达到一个相当高的飘移速度,107 厘米/秒。在计算 Si/SiO2 界面注入电场时，必须考虑到平带电压的大小：E =Vapp -Vfb(1.2)injtOX这里 Vapp 为氧化物上所承受的压降，Vfb 为平带电压，tOX 为氧化物厚度。然而由于多种原因的影响，实际测量的 F-N 隧穿电流往往要远大于理论计算。数十年来， 人们不断地研究如何添加修正因子来提高公式计算的精确度。时至今日，这方面的研究仍然活跃。 这其中一个重要的因素就是实际器件往往采用Poly/SiO2 界面 F-N 电子隧穿进行器件操作（三栅分栅闪存也是如此）。Anderson与 Kerr （SEM，Scanning Electron Microscopy）技术观 察到在多晶硅热生长 SiO2 薄膜后 Poly/SiO2 界面上存在很多粗糙突起，这些突起 会引起局部电场的大幅增加，最终使得隧穿电流测量值远大于理论计算的结果；Lee与 Martin 通过解二维泊松方程（Posson equation）计算了 Poly/SiO2 界面粗糙突起对于 F-N 隧穿的增强作用（增强因子约为 4-9，大小由突起的形状决定） ；Heimann等人则将增强作用平均到整个隧穿面积上， 得到的增强因子约为