最全面数字逻辑名词解释2021.docx
精品资料积极向上，探索自己本身价值，学业有成学习必备欢迎下载简称组合电路，它由最基本地地逻辑门电路组合而成。简称时序电路， 它为由最基本地逻辑门电路加上反馈逻辑回路组合逻辑电路时序逻辑电路成地电路。组合逻辑电路（输出到输入） 或器件组合而特点为： 输出值只与当时地输入值有关，即输出 唯一地由当时地输入值决定。电路 没有记忆功能 ，输出状态随着输入状态地变化而变化，类似于电阻性电路，如器等都属于此类。加法器、译码器、编码器、数据选择时序逻辑电路特点：与组合电路最本质地区别再于时序电路具有记忆功能 。时序电路地特点为：输出不仅取决于当时地输入值，而且还与电路过去地状态有关。它类似于含储能元件地电感或电容地电路，如触发器、锁存器、计数器、移位寄存器、储存器等电路都为时序电路地典型器件译码器将 N 个输入转换成对应地M 2N全部译码与部分译码；M 个输出地过程类型二进制译码、代码译码器、数字显示译码器。Eg:N-2n 译码器， eg: 3 线 -8 线译码器N-M 译码器， M<2n,eg: 4 线-10 线译码器译码功能：根据输出引脚哪一条线有效，就可知道具体输入地二进制代码为哪一种组合。?对二输入变量A0,A1 ，译码器将得到四个输出对三输入变量A0,A1,A2 ，译码器将得到八个输出 每一个输出Yi 对应该输入地最小项。Y0,Y1,Y2,Y3 ，Y0,Y1,Y，7对二输入变量，如：用数字形式表示即：Yi ，=0即输入变量组合YimiA1A0 地 M 进制 (M 输出 )形式为 i。可用译码器实现最小项1)二进制译码器地输出端能提供输入变量地全部最小项；2)任何组合逻辑函数都可以变换为最小项之与地标准式；=> 用二进制译码器与门电路可实现任何组合逻辑函数。当译码器输出低电平有效时，多选用与非门；译码器输出高电平有效时，多选用或门。优点 :可减少集成电路地使用数量。例：用 3 线 -8 线译码器Y1=A B+AC+A C Y2=A C+AC Y3=B C+BC 74LS138 实现下面地逻辑函数：将逻辑函数化为最小项之与地形式：Y1=A B+AC+A C =A BC+A BC +ABC+AB C+A BC +A BC =m1+m0+m7+m5+m2+m0= (m0 m1m2m5m7)Y2=A C+AC =ABC+A BC+ABC +AB C = m3+m1+m6+m4= (m1 m3m4m6)Y3=B C+BC =AB C+A BC+ABC +ABC =m5+m1+m6+m2= (m1 m2m5m6 ) 当译码器输出低电平有效时，多选用与非门；译码器输出高电平有效时，多选用或门。第 1 页，共 4 页精品资料积极向上，探索自己本身价值，学业有成学习必备欢迎下载编码器与译码过程相反，将特定意义地信息编成相应地二进制代码地过程n 个二进制代码（n 位二进制数）对普通编码器与优先编码器两类 问题：当多个信号同时输入，如何选择其优先级？2n 信号进行编码地电路优先编码器：当输入端同时有信号到来，编码器自动按优先权排队，先对优先权级别最高地输入信号进行编码。然后按优先权顺序分别对其它输入信号进行编码。数字多路器（数据选择器） MUX数字多路器为从多个输入数据中选择一个送往唯一通道输出，类似一个多掷开关。M （=2N ）个输入数据需要N 位二进制信号来选择输出通道，称为N 位选择变量 (地址信号 )。数据选择器为一个多输入，单输出地组合逻辑电路。八选一多路器74LS151C、B、 A 三位地址输入，可以从D7D0 八个数据输入端；Strobe：选通端，低有效。8 个输入数据D7D0 中选择一个需要数据到输出；Y，W：互补输出端。Y原码输出，W反码输出。数字多路器地应用用数字多路器实现逻辑函数a) 选择信号位数 =逻辑函数中变量个数b) 选择信号位数 <逻辑函数中变量个数解决 1：多路器级联解决 2：利用降维卡诺图通过降维以后，相当于减少了逻辑函数地变量数目。当降维卡诺图地维数与数据选择器地选择输入端数目相等时， 即可按照 用具有 n 个选择输入端地数据选择器实现数。 二进制加法器加法器为构成算术运算器地基本单元。n 变量逻辑函数 地方法来实现m 变量地逻辑函半加器全加器不考虑低位来地进位加法叫半加；能完成半加功能地电路叫半加器。考虑低位来地进位加法叫全加；能完成全加功能地电路叫全加器。一位加法器（ 1-bit adder ） 能够实现两个1 位二进制数相加地运算, 输出与与进位。1 位半加器组合逻辑设计流程step1：分析输入与输出，写出变量：输入：两个加数A , B输出：两个加数地与：输入与输出地关系（S， 进位： Co1 位二输入加法地可能） ：0+0=00+1=11+0=11+1=10黄色数字为与，红色数字为进位。第 2 页，共 4 页精品资料积极向上，探索自己本身价值，学业有成学习必备欢迎下载step2：列出真值表step3：写出逻辑函数 step4：画出逻辑图1 位全加器（考虑低位来地进位）组合逻辑设计流程step1：分析输入与输出，写出变量：输入：两个加数Ai , Bi来自低位地进位：Ci-1输出：两个加数地与：S， 向高位地进位：Cistep3:逻辑函数step2：列出真值表练习：用一片3-8 译码器实现1 位全加器 m(1,2,4,7)m(3,5,6,7)S(A,B,Ci-1) =C(A,B,Ci-1) =多位二进制加法器多位数相加时，要考虑进位进位地方式串行进位 超前进位串行进位全加器由四个一位二进制全加器通过串行级连组成四位二进制全加器 每一位全加器地进位输出，送给下一级地进位输入端。高位地加法运算必须等到低位地加法运算完成后， 才能正确进行。跟笔算相似 ,用全加器构成串行进位加法器 优点：结构简单。再一些中、低速数字设备中仍有应用。 缺点：速度慢。四位二进制全加器，需要经过四级门地延迟时间。时序电路地一般模型特点： 1) 电路由组合电路与存储电路组成；关键：存储元件数据随时间自由变化2)电路存再反馈。输出方程激励方程 状态方程 表达输出信号与输入信号、状态变量地关系式 表达了激励信号与输入信号、状态变量地关系式 表达存储电路从现态到次态地转换关系式O f1(I ，S)E f2(I ，S) Sn+1 f3(E ， Sn)时序电路按触发脉冲输入方式地不同分为同步时序电路异步时序电路各触发器状态地变化受同一个时钟脉冲控制，它们地状态再同一时刻更新。各触发器状态地变化不受同一个时钟脉冲控制，电路地状态更新不为同时发生地。时钟信号为时序逻辑里决定逻辑单元中地状态何时更新地；现态：时钟脉冲激励到达之前地输出值次态变为现态。；次态：时钟脉冲激励到达时地输出值，时钟脉冲激励到达后，第 3 页，共 4 页精品资料积极向上，探索自己本身价值，学业有成学习必备欢迎下载触发器触发器为构成时序逻辑电路地基本逻辑部件。两个稳定地状态：0 状态与 1 状态；再不同地输入情况下，可以被置成0 状态或 1 状态；功能 :当输入信号消失后，所置成地状态能够保持不变。第 4 页，共 4 页
