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-修改版DSP原理及应用复习测试题-第 19 页DSP 原理及应用 复习测试题题型分配方案：填空题（25%），选择题（15%），判断题（10%），简答分析题（30%），编程与应用（20%）第一章 绪论1) 什么是数字信号处理器(DSP)？DSP 可以分为哪两类？(Q1)数字信号处理器是一种专门用于实现各种数字信号处理算法的微处理器，通常可分为专用DSP和通用DSP两类。(Q2)用于实现某些特定数字信号处理功能的 DSP 属于专用DSP。2) DSP 芯片的主要特点有哪些？DSP 从结构上进行了优化，使其更适合于哪类运算，从而可以高速实现多种不同的数字信号处理算法？P1: 理解 DSP 主要特点(Q3)简述 DSP 芯片的主要特点(Q4) DSP 芯片具有快速的指令周期，它支持在一个指令周期内完成一次_乘法_和一次_加法_运算。(Q5) DSP 芯片采用_流水线_操作，使取指、译码、取操作数和执行指令等可以重叠执行。3) 掌握什么是哈佛结构、什么是冯诺依曼结构，其区别是什么？另外，DSP 采用哪种类型？冯·诺依曼结构：取指和取操作数都在同一总线上，通过分时复用的方式进行。缺点是在高速运行时，不能达到同时取指令和取操作数，从而形成了传输过程的瓶颈。哈佛结构：芯片内部程序空间和数据空间分开，从而允许同时取指和取操作数，从而大大提高运算能力。一般 DSP 都是采用改进型哈佛结构，数据总线和地址总线分开且均不止一条F281X 有多少条地址总线、数据总线，分别是什么？(Q6) DSP 芯片采用_改进的哈佛_总线结构，可同时完成获取指令和数据读取操作。(Q7)简述下哈佛结构、冯·诺依曼结构的特点，并说明两者的主要区别。DSP采用的是哪种结构？4) 掌握典型的数字信号处理系统框图。P2，图 1.2(Q8)请说明一个典型的数字信号处理系统的构成，并绘制其原理图。5) TI 的新型 DSP 芯片根据其不同应用领域可以划分为哪几个系列，每个系列分别面向哪类应用？(Q9) TI 的新型 DSP 芯片按其应用领域不同可划分为面向_控制_应用的C2000 系列、面向_消费数字产品_应用的 C5000 系列和面向_高性能_应用的 C6000资料个人收集整理，勿做商业用途系列。6) TMS320 系列采用的软件开发平台是？(Q10)TMS320 系列 DSP 芯片采用_CCS_集成开发环境。7) TMS320F281X 芯片的最小指令周期是多少？最高频率是多少？它是一种多少位的定点或是浮点 DSP? F281X 采用低功耗设计，其内核电压为？I/O 端口电压为？(Q11)TMS320F281XDSP 芯片的最小周期是_6.67ns_，它是_32_位_定点_（浮点或定点）DSP。(Q12)(Q13)TMS320F281X DSP 芯片的最高频率是_150MHz_。TMS320F281X DSP 采用低功耗设计，其内核电压_1.8/1.9v_，I/O 端口电压_3.3v_。6.67ns, 150MHz，32 位定点，1.8/1.9V，3.3V8) DSP 是否适合于过程控制系统？不适合(Q14)DSP 芯片_不适合_过程控制系统。9) 事件管理器是一个专门用于什么功能的外设模块？(Q15)事件管理器是一个专门用于_电机控制_的外设模块。10) TMS320F281X DSP 芯片有哪些外部接口？各自的主要应用是什么？P9，图 1.4(Q16)简述 F281X 的外部接口及其主要应用11) 掌握基于 TMS320F2812 的永磁同步电机控制系统的构成与分析。P13-14，1.4.3(Q17)在基于 TMS320F2812 的永磁同步电机控制系统中，电机的相电流通过_ADC _接口输入 DSP，其转速通过_QEP电路_进行检测，而电机三相逆变器由_PWM_信号控制。第二章 系统控制及中断1) 理解 F281x 的内部时钟和复位电路框图图 2.1(Q1) CPU 输出的时钟信号为_SYSCLKOUT_，它可以作为片内外设模块的时钟源。2) DSP 的时钟产生模块由哪些部分构成？(Q2) DSP 的时钟产生模块由_片内振荡器_和_锁相环电路_组成。3) 理解 DSP 芯片中锁相环电路的作用。(Q3)简述下 DSP 芯片中锁相环电路的作用为CPU提供稳定、高质量的时钟信号4) 时钟发生器的外部参考时钟输入有哪两种配置方案？(Q4)时钟发生器需要外部硬件电路提供一个参考时钟输入，有两种配置方案，分别是使用_片内振荡器_和使用_外部时钟源_。5) 掌握锁相环的配置模式及各模式下时钟输出的计算。(Q5)锁相环(PLL)共有三种配置模式，分别为_禁止PLL_、_旁路PLL_、_使能PLL_。资料个人收集整理，勿做商业用途(Q6)假定参考时钟输入为 XCLKIN，PLLCR 寄存器 4 位倍频系数数值设置为n，则在 PLL 被使能的情况下，CPU 的时钟信号为_（XCLKIN*n）/2_。6) 理解并会配置锁相环控制寄存器 PLLCR。P18，例 2.1(Q7)设外部时钟为 30MHz,若设定 CPU 时钟频率为 150MHz,请补充下述PLLCR 寄存器初始化的代码void main(void)unsigned int PLL_coe= 0x0A_;InitPLL(PLL_coe);/设置 PLL 的倍频系数voidInitPLL(unsigned int coe)_EALLOW _; /保护机制SysCtrlRegs._PLLCR.bit.DIV=coe_;_EDIS_; /保护机制7) 了解 DSP 功耗与 CPU 时钟频率间的关联关系。随着时钟频率的提高，DSP 芯片的功耗随之增大。在满足系统对 DSP 运算能力要求的前提下，宜选取较低的时钟频率。(Q8)随着时钟频率的提高，DSP 芯片的功耗_增大_。(Q9)在满足系统对 DSP 运算能力要求的前提下，宜选取较高时钟频率。( ×)(Q10)DSP 工作在 135MHz 和 150MHz 的情况下，频率为_135MHz_的功耗较低。8) 片内外设模块的时钟可以分为哪三类？低速外设时钟信号，LSPCLK，主要用于 SCI-A/B，SPI，McBSP 等串行接口外设；高速外设时钟信号，HSPCLK，主要用于 EV-A/B，A/D 转换器等并行接口外设；CPU 时钟，SYSCLKOUT，主要用于 eCAN 等外设模块(Q11)时钟模块为片内外设模块提供了三种时钟信号，分别是_低速外设时钟信号_、_高速外设时钟信号_资料个人收集整理，勿做商业用途和_CPU时钟_。(Q12)事件管理器采用_高速外设时钟信号_时钟信号。9) 理解并会配置高速/低速外设时钟寄存器。P20，例 2.2(Q13)将高速和低速外设时钟均设为复位后的默认值，并启动 AD 模块、事件管理器模块的时钟。void InitPeripheralClocks(void)_EALLOW_; 保护机制SysCtrlRegs.HISPCP.all=0x0001_; /高速时钟SysCtrlRegs.LOSPCP.all=0x0002_; /低速时钟/启动外设模块SysCtrlRegs.PCLKCR.bit.EVAENCLK=1_; /EV-A资料个人收集整理，勿做商业用途SysCtrlRegs. PCLKCR.bit.EVBENCLK=1_; /EV-B资料个人收集整理，勿做商业用途SysCtrlRegs.PCLKCR.bit.SCIAENCLK=0_; /SCI-A资料个人收集整理，勿做商业用途SysCtrlRegs. PCLKCR.bit.SCIBENCLK=0_; /SCI-B资料个人收集整理，勿做商业用途SysCtrlRegs. PCLKCR.bitMCBSPENCLK=0._; /MCBSP资料个人收集整理，勿做商业用途SysCtrlRegs. PCLKCR.bit.SPIENCLK=0_; /SPI资料个人收集整理，勿做商业用途SysCtrlRegs. PCLKCR.bit.ECANENCLK=0_; /ECAN资料个人收集整理，勿做商业用途SysCtrlRegs. PCLKCR.bit.ADCENCLK=1_; /ADC资料个人收集整理，勿做商业用途_EDIS_; 保护机制10) 理解并会配置外设时钟控制寄存器 PCLKCR。P19. 当 DSP 复位时，所有外设时钟被禁止，此时 PCLKCR 为0,用户在 DSP 初始化时应对 PCLKCR 进行配置。且应有选择性地使能所需的外设模块，屏蔽未使用的外设模块，以便降低 DSP 芯片的功耗。(Q14)(Q15)当 DSP 复位时，所有外设时钟被禁止，此时 PCLKCR 为_0_。用户在 DSP 初始化时，通过_ 配置PCLKCR寄存器 _来有选择性地使能所需的外设模块。资料个人收集整理，勿做商业用途11) 了解 F281x 的3种低功耗模式。F281x 共有几种工作模式？(Q16)(Q17)F281x 具有_IDLE _、_HALT _、_STANDBY_三种低功耗工作模式。资料个人收集整理，勿做商业用途F281x 共有_4_种工作模式。12) 理解看门狗模块的作用。a)b)监视系统软件和硬件的运行，按照用户设定的时间间隔产生中断或复位系统，提高系统的抗干扰能力低功耗唤醒定时器。在低功耗模式下，看门狗中断信号可以用于将 CPU 从 IDLE 或STANDBY 模式下唤醒(Q18)简述下 DSP 系统中看门狗模块的作用。13) 掌握看门狗模块的工作原理。原理如下：当 8 位的看门狗计数器进行加计数到最大值（0xFF）时，用户可选择看门狗模块通过/WDRST 输出一个低电平脉冲（脉冲宽度 512 个振荡器周期）来复位 CPU，或通过/WDINT来产生一个外设中断事件。在系统正常工作时，为避免看门狗模块产生不希望的脉冲信号，需要用户屏蔽看门狗模块或软件周期性向看门狗复位寄存器 WDKEY 写入序列0x55+0xAA 来为看门狗计数器清零。(Q19)(Q20)简述下 DSP 系统中看门狗模块的工作原理。当 DSP 系统运行正常时，运行程序需要周期性向看门狗复位寄存器WDKEY 写入_序列0x55+0xAA_来使看门狗计数器清零。14) 掌握看门狗寄存器 SCSR，WDCNTR，WDKEY，WDCR 的配置方法。例题 2.3，2.4(Q21)(Q22)假设例 2.3、2.415) TMS320F281X 中含有多少个 32 位的通用定时器？其中定时器 1、2 为 CPU级中断，定时器 0 为？(Q23)(Q24)(Q25)TMS320F281X 中含有_3_个 32 位的通用定时器。利用 CPU 定时器产生的定时_中断_，可以触发周期性事件。三个 CPU 定时器的中断中，定时器 1 和 2 为_CPU_级中断，定时器 0为_外设_级中断。16) 理解 CPU 定时器的工作原理。(Q26)简述下 CPU 定时器的工作原理。P2617) 掌握常用的定时器的配置与控制寄存器的设置方法。理解并掌握例 2.5(Q27)例 2.5。 P2818) 熟悉主要的 GPIO 寄存器及其应用。F281X 芯片提供了 56 个通用 I/O 引脚(GPIO)，它们可以有数字 I/O 和外设 I/O 两种工作模式，其工作模式的选择如何设置？当配置为数字 I/O 模式时，可以通过什么寄存器配置其为输入或输出？可以通过什么寄存器量化其输入信号消除不希望的噪声？P2933.如果引脚被配置为数字 I/O 且为输出模式，则可以通过寄存器 GPxSET 将 I/O 引资料个人收集整理，勿做商业用途脚置 1（高电平），寄存器 GPxCLEAR 将 I/O 置 0（低电平），寄存器 GPxTOGGLE 将 I/O资料个人收集整理，勿做商业用途状态在 0 与 1 间切换。寄存器 GPxDATA 可直接设定 I/O 引脚的状态。(Q28)F281X 芯片提供了 56 个通用 I/O 引脚(GPIO)，它们可以有_数字I/O_和_外设 I/O_资料个人收集整理，勿做商业用途两种工作模式,两种工作模式通过寄存器_GPxMUX_来配置。(Q29)当 I/O 引脚工作在数字 I/O 模式下时，可通过寄存器_GPxDIR_设置其输入输出方向。可以通过_GPxQUAL_寄存器来量化 IO 口输入信号从而消除不希望的噪声。(Q30)如果 I/O 引脚被配置为数字 I/O 且为输出模式，则可以通过寄存器_GPxSET_将 I/O 引脚置 1（高电平），寄存器_GPxCLEAR_可以将 I/O 置 0（低电平），寄存器_GPxTOGGLE_可以将 I/O 状态在 0 与 1 间切换。寄存器_GPxDATA_可直接设定I/O 引脚的状态。资料个人收集整理，勿做商业用途19) F281x 的中断系统可分为哪三种中断级别？(Q31)(Q32)(Q33)F281X 的 CPU 只支持一个不可屏蔽中断 NMI 和 16 个可屏蔽的CPU级中断请求。F281X 的中断系统可分为_外设级_、_PIE级_、_CPU级_三种中断级别。PIE 模块中的每个中断都可以独立地屏蔽或使能。( )20) 理解 DSP 中中断响应处理流程。P36，图 2.12(Q34)当外设中断向 PIE 控制器发出中断请求后，外设的中断标志可以自动清除。( ×)(Q35)外设的中断标志通常在_用户软件_中清除，以便其能够响应后续的中断请求。(Q36)PIE 模块将_8_个外设或外部中断分为一组，每组复用一个_CPU_中断。(Q37)(Q38)PIE 模块共有_12_个 CPU 级中断。一旦外设中断请求被 PIE 控制器响应，相应的 PIE_中断标志位_ PIEIFRx.y置 1。(Q39)CPU 响应中断时，它会清零_IFR_和_IER_的相应位，置位_INTM_禁止全局中断，刷新流水线并保存返回地址，执行_自动现场保护_。(Q40)PIE 为 每 个 中 断 源 分 配 有 一 个 _32位_ 的 中 断 向 量 ， 要 执 行 的资料个人收集整理，勿做商业用途_中断服务程序地址_直接取自 PIE 中断向量表。21) 中断向量表是什么？它是用于存储每个中断服务程序 ISR 的入口地址（中断向量）。(Q41)(Q42)中断向量表用于存储每个中断服务程序 ISR 的_入口地址_。所有中断向量都是受 EALLOW 机制保护的。（）22) 理解中断响应过程。(Q43)(Q44)简述外设中断向 CPU 申请中断的处理流程。P38如果 INT1.1 和 INT8.1 两个中断请求由 PIE 模块同时送至 CPU，那么 CPU 首先处理_INT1.1_。P3923) 理解掌握定时器 0 中断案例(Q45)2.4.5 定时器 0 中断案例第三章 存储器及外部接口1) 掌握 F281x 的主要存储器接口a)包括三组地址总线：程序地址总线，数据读地址总线，数据写地址总线三组数据总线：程序读数据总线，数据读数据总线，数据/程序写数据总线b)c)应用不同总线实现的数据传输是可以并行处理的存储器接口支持一个时钟周期内 CPU 对存储器或外设寄存器执行多达 3 次的读写操作，大大提高 CPU 和存储器间数据传输的吞吐能力(Q1) CPU 访问片内存储器、片内外设寄存器和扩展外设等是通过_存储器接口_实现。(Q2) TMS320F281X 系列 DSP 采用增强型哈佛总线结构，能够_并行_访问地址和数据存储空间。采用_统一_寻址方式。(Q3)存储器接口共包括_程序地址总线，数据读地址总线，数据写地址总线_三条地址总线， 程序读数据总线，数据读数据总线，数据/程序写数据总线三条数据总线。(Q4) TMS320F281X 中程序空间的读写操作可以同时进行。（×）(Q5)程序/数据空间的写操作共用_数据总线DWDB_，两个操作不能同时进行。(Q6)应用不同总线实现的数据传输是可以并行处理的。（）(Q7) TMS320F281X 存储器接口支持一个时钟周期内 CPU 对存储器或外设寄存器执行多达_3_次的读写操作。(Q8) TMS320F281x 系列 DSP 能并行实现从程序空间读_、_从数据空间读_、_向数据空间写_三种操作。资料个人收集整理，勿做商业用途2) F281X 的地址空间以字(16 位)为基本单位。F281X 的绝大多数指令是通过 32位格式从程序存储空间获得，经过分配后执行。当用户代码存放到程序空间时，必须分配到偶数地址空间（链接命令文件）(Q9) F281x 的地址空间以_字_作为基本单位。(Q10)当 CPU 采用 32 位格式访问 DSP 片内存储器或外设寄存器时，分配的地址必须是偶地址_。(Q11)F281X 的绝大多数指令是通过 32 位格式从程序存储空间获得，经过分配后执行。当用户代码存放到程序空间时，必须分配到偶数地址空间，这可以通过编写_链接命令_文件来设置。3) 理解存储器的映射和主要存储单元a)b)c)d)e)f)片内静态 RAM 容量为 18KW，分配至 M0，M1，L0，L1，H0 五块存储空间。片内RAM 均为单周期访问 RAM，CPU 对这些存储空间进行读写访问时可以全速运行，无须插入等待状态。F281X 片内 Flash 为 128KW，其操作按扇区进行。片内引导 ROM，主要作用是 DSP 的上电自动引导功能。代码安全模块 CSM是由用户编程写入片内 Flash存储单元 3F7FF8 H3F7FFF H中，共 128 个二进制位的密码。可以禁止未经授权的用户访问片内存储器，防止用户代码和数据被非法复制或修改，它可以保护的片内存储器包括：Flash, OTP,L0,L1.每个中断向量是一个中断服务程序（ISR）的入口地址。寄存器：除 CPU 寄存器外，其他寄存器均为存储器映射空间，即映射至存储器地址空间。F821X 的片内数据存储空间中映射了三个外设寄存器空间，PF0、PF1、PF2。部分 F281X 的外设寄存器通过 EALLOW 保护机制来防止用户程序中代码或指针意外地改变这些寄存器的值。g)存储空间的访问速度：对 Flash 和 OTP 的访问需要根据 CPU 时钟频率设置所需等待状态；对通过外部接口（XINTF）扩展的外设芯片，需配置等待状态和读写时序。(Q12)F281x 芯片内部的静态 RAM 容量为_18KW_，这些片内 RAM 被分配至_M0_、_M1_、_L0_、_L1_、_H0_5 块存储空间。(Q13)(Q14)(Q15)(Q16)CPU 在对内部静态 RAM 进行访问时需要插入等待状态。（×）F281X 片内 Flash 为_128_KW，其操作按_扇区_进行。片内引导 ROM 的主要作用是实现DSP的上电自动引导功能_。代码安全模块 CSM 是由用户编程写入片内 Flash 存储单元 3F7FF8H3F7FFF H 中，共 128 个二进制位的_密码_。(Q17)(Q18)(Q19)CSM 可以保护的片内存储器包括_Flash_、_OTP _、_L0 _、_L1_。每个中断向量是一个中断服务程序（ISR）的_入口地址_。F821X 的片内数据存储空间中映射了三个外设寄存器空间_PF0_、_PF1_、_PF2_。(Q20)F281X 的部分外设寄存器通过_EALLOW_保护机制来防止用户程序中代码或指针意外地改变这些寄存器的值。(Q21)对 Flash 和 OTP 的存储器访问需要根据_CPU时钟频率_设置所需的等待状态。4) F281X 内部处理器支持专门的存储器流水线操作，使得 Flash 存储器可以获得很高的指令执行速度。根据 F281X 芯片的时序要求，对 Flash 存储器的访问周期需要大于 36ns。需要根据选取的 CPU 时钟频率，在读取 Flash 存储器时插入一定数目的等待状态以满足时序要求。例：假定 DSP 工作在 150MHz 下，其随机访问的等待状态数应设置为多少？Flash 流水线操作时采用何种机制来降低插入等待状态对访问速度的不利影响？（预读）(Q22)根据 F281X 芯片的时序要求，对 Flash 存储器的访问周期需要大于_36ns_。(Q23)需要根据选取的_CPU 时钟频率_，在读取 Flash 存储器时插入一定数目的等待状态以满足时序要求。(Q24)假定 DSP 工作在 150MHz 下，其随机访问的等待状态数应设置为_5_。(Q25)Flash 流水线操作时采用_预读_机制来降低插入等待状态对访问速度的不利影响。(Q26)初始化 Flash 寄存器的代码必须从_RAM_中运行。5) 理解 F2812 的外部扩展接口 XINTFF2812 的外部接口映射到 5 块固定存储空间，当访问外设接口的这些存储空间时，与该存储空间对应的片选信号应变为有效的低电平。XINTF 的 5 个空间共用 3 个片选引脚空间 2 和空间 6 共享 19 位外部地址总线，对空间 2 和空间 6 的访问通过两个片选信号/XZCS2，/XZCS6AND7 区分，因此可方便用于扩展具有不同时序要求的存储器和外设，不需要额外地址译码逻辑，简化了硬件设计。空间 0 和空间 1 适用于扩展 I/O 外设，但两者共用一个片选信号/XZCS0AND1，需要额外的地址译码逻辑。仅当 DSP 芯片工作于微处理器模式时(XMP/MC=1)，空间 7 才映射至 XINTF，否则内部引导 ROM 映射到空间 7 对应地址空间(Q27)F2812 的外部接口映射到_5_块固定存储空间，当访问外设接口的这些存储空间时，与该存储空间对应的片选信号应变为有效的_低电平_。(Q28)XINTF 的 5 个空间共用_3_个片选引脚。其中，空间_2_单独使用片选引脚_/XZCS2_。(Q29)F2812 的 XINTF 空间 2 和空间 6 共享_19_位外部地址总线，对空间2 和空间 6 的访问通过两个片选信号_/XZCS2，/XZCS6AND7 _区分。(Q30)F2812 的 XINTF 空间 0 和空间 1 适用于扩展 I/O 外设，两者共用一个片选信号_/XZCS0AND1_，需要额外的_地址译码逻辑_。(Q31)仅当 DSP 芯片工作于_微处理器_模式时，空间 7 才映射至 XINTF;否则_内部引导ROM_映射到空间 7 对应地址空间。6) 掌握 XINTF 的时钟配置a)b)对 XINTF 所有扩展空间的访问时序以 XTIMCLK 时钟为单位；对所有外部接口的访问是以 XCLKOUT 的上升沿开始(Q32)(Q33)(Q34)(Q35)XINTF 需要使用两个时钟_ XTIMCLK_和_XCLKOUT_。对 XINTF 所有扩展空间的访问时序以_ XTIMCLK_时钟为单位。对所有外部接口的访问是以 XCLKOUT 的_上升沿_开始。配置 XINTF 寄存器的程序可以从 XINTF 扩展的存储器中执行。( ×)7) 掌握访问外部空间时的时序任何 XINTF 空间的读或写操作时序均可以分为：建立、有效和保持三个阶段。三个阶段插入的等待状态数目可通过 XTIMING 寄存器分别配置。可以通过置位 X2TIMING 使某个外部空间的等待状态数目增加一倍。在不使用 XREADY 信号的情况下，总的有效周期等于一个 XTIMCLK 周期加上 XTIMING寄存器中设置的有效等待周期数(Q36)任何 XINTF 空间的读或写操作时序均可以分为建立、有效和保持_三个阶段。三个阶段插入的等待状态数目可通过_XTIMING_寄存器分别配置。(Q37)(Q38)可以通过置位_X2TIMING _使得外部空间的等待状态数目增加一倍。在不使用 XREADY 信号的情况下，总的有效周期等于一个_ XTIMCLK_加上_XTIMING_寄存器中设置的有效等待周期数。(Q39)有效阶段的访问周期可以小于一个时钟周期。( ×)8) 理解 XREADY 信号a)b)XREADY 以硬件方式插入额外等待周期所有 XINTF 空间共用一个 XREADY 信号，但每个空间可以通过各自的时序寄存器XTIMING 独立配置为检测或忽略 XREADY 信号(Q40)(Q41)XINTF 扩展时，_ XREADY _引脚可通过硬件方式插入额外等待周期。所有 XINTF 空间共用一个 XREADY 信号，但每个空间可以通过各自的时序寄存器 XTIMING 独立配置为检测或忽略 XREADY 信号。( )(Q42)对 XINTF 的读写操作至少需要_2_个 XTIMCLK 时钟。第七章 事件管理器1) 掌握 F281x 事件管理器的构成a)b)事件管理器共有 EVA，EVB 两个，采用高速外设时钟作为时钟源均由通用定时器、比较单元与 PWM 产生电路、捕获单元以及正交编码脉冲 QEP 电路构成(Q1)每个事件管理器包括_通用定时器、比较单元 、PWM 产生电路、捕获单元和正交编码脉冲 QEP 电路_。 (Q2) F281x 含有_2_个事件管理器，均采用_高速外设时钟_作为时钟源。(Q3)捕获单元和 QEP 电路的引脚是复用的。( )2) 掌握通用定时器的基础知识EVA 包含通用定时器 1、2；EVB 包含通用定时器 3、4；它们为 16 位计数器；(Q4)定时器 1、2 属于事件管理器_A_。事件管理器的通用定时器为_16_位计数器。(Q5)通用定时器的外部时钟输入允许的频率不超过 CPU 时钟的_1/4_。3) 理解并熟悉通用定时器的控制寄存器 TxCON、全局通用定时器控制寄存器GPTCONA/B 的配置方法(Q6)例 7.24) 熟悉通用定时器的比较寄存器与周期寄存器a) 主要寄存器及其作用计数寄存器 TxCNT 保存当前时刻定时器的计数值；比较寄存器 TxCMPR 保存定时器的比较值；周期寄存器 TxPR 保存定时器的周期值b)c)当比较寄存器中存储的比较值与计数寄存器中的计数值发生比较匹配，将产生：根据 GPTCONA/B 设置模式，对应比较输出引脚的电平将发生跳变；相应中断标志位置位；如果中断未被屏蔽，会产生一个外设中断请求比较寄存器和周期寄存器为带映射缓冲的寄存器；它们的双缓冲结构允许用户程序在一个定时周期的任何时刻更新寄存器数值，从而可在下一个定时器周期改变输出信号的周期和脉冲宽度。(Q7)通用定时器中，_计数寄存器 TxCNT_保存当前时刻定时器的计数值，_比较寄存器 TxCMPR_保存定时器的比较值；_周期寄存器 TxPR_保存定时器的周期值。资料个人收集整理，勿做商业用途(Q8)当比较寄存器中存储的比较值与计数寄存器中的计数值发生比较匹配，将产生：（ABC ）A. 比较输出引脚的电平将发生跳变；B. 相应中断标志位置位；C. 如果中断未被屏蔽，会产生一个外设中断请求; D. CPU 响应中断(Q9)比较寄存器和周期寄存器采用_双缓冲_结构，它允许用户程序在一个定时周期的任何时刻更新寄存器数值，从而可在下一个定时器周期改变输出信号的周期和脉冲宽度。(Q10)当禁止相应的比较操作时，比较寄存器新装载的值可以立即进入工作寄存器。（）(Q11)当通用定时器工作在定向增/减计数模式时，由输入引脚_GPTCONA/B _决定计数方向。(Q12)当通用定时器工作在定向增/减计数模式时，如果 TDIRA/B 引脚为高电平时，采用_递增_计数方式。5) 了解通用定时器的时钟通用定时器可以采用：(1)内部的高速外设时钟;(2)外部的输入时钟，外部时钟通过TCLKINA/B 引脚输入如果采用外部时钟，要求时钟频率必须小于等于内部 CPU 频率的 1/4在定向增减计数模式下，通用定时器 2/4 可以与 QEP 电路配合使用；此时 QEP 电路提供时钟和方向输入。(Q13)通用定时器可以采用内部的_高速外设时钟_或外部输入时钟作为时钟源，外部时钟通过_TCLKINA/B_引脚输入。如果采用外部时钟，要求时钟频率必须小于等于内部 CPU 频率的_ 1/4_。(Q14)在定向增减计数模式下，通用定时器 2/4 可以与 QEP 电路配合使用；此时_正交编码脉冲（QEP）电路_提供时钟和方向输入。6) 掌握通用定时器的中断每个通用定时器可以产生 4 个中断：上溢、下溢、比较匹配、周期匹配(Q15)(Q16)每个通用定时器可以产生_上溢、下溢、比较匹配、周期匹配_等中断信号。当通用定时器的计数器值与比较寄存器值相同时，会产生定时器_比较_事件。(Q17)当定时器计数器值达到 0xFFFF 时，会产生一个_上溢_事件。当定时器计数器值达到 0x0000，会产生一个_下溢_事件。当定时器的计数器值与周期寄存器相同，会产生_周期_事件。(Q18)定时器产生下溢中断的条件是_定时器计数器的值达到0x0000_。7) 掌握通用定时器的计数操作a)b)c)d)通用定时器有哪几种计数操作模式？连续递增计数模式的工作过程；在连续递增计数模式下，除第一个计数周期外，定时器的计数周期为(TxPR+1)个定标后的时钟输入周期；该计数模式下主要用于产生边沿触发或异步 PWM 波形；定向增减计数模式的工作过程分析；在定向增/减计数模式下，通用定时器根据预定标后的时钟和计数方向输入引脚(TDIRA/B)进行递增或递减计数；当计数方向引脚TDIRA/B 电平发生变化时，定时器在当前计数时钟周期结束后再延迟一个计数时钟才会改变计数方向。连续增/减计数模式工作过程分析；在该计数模式下，除第一个周期外，定时器的计数周期为 2·TxPR 个定标后的时钟周期。用于产生中心对称的 PWM 波形。(Q19)(Q20)通用定时器的计数操作模式有：_停止/保持_、_连续递增_、_定向增减_、_连续增/减_等四种。在连续递增计数模式下，除第一个计数周期外，定时器的计数周期为_(TxPR+1)_个定标后的时钟输入周期。该计数模式主要用于产生_边沿触发或异步 _PWM波形。资料个人收集整理，勿做商业用途(Q21)(Q22)在连续递增计数模式下，外部引脚 TDIRA/B 决定计数方向。（×）当计数方向引脚 TDIRA/B 电平发生变化时，定时器在当前计数时钟周期结束后立即改变计数方向。（×）(Q23)在定向增/减计数模式下，通用定时器根据预定标后的_时钟和计数方向输入引脚(TDIRA/B)_进行递增或递减计数。资料个人收集整理，勿做商业用途(Q24)在连续增/减计数模式下，除第一个周期外，定时器的计数周期为_ 2·TxPR _个定标后的时钟周期。可用于产生_中心对称的_PWM 波形。8) 掌握通用定时器的比较操作a)b)c)d)e)熟悉比较操作 P192非对称波形的产生对称波形的产生掌握有效/无效时间的计算如何应用通用定时器产生 PWM 信号？P196，例 7.1，例 7.2(Q25) %1(Q26)(Q27)(Q28)(Q29)比较匹配后再经过两个 CPU 周期，定时器的比较中断标志被置位。（×）个 CPU 周期 比较匹配后再经过一个 CPU 周期，PWM 引脚的输出电平会产生_跳变_。连续递增计数模式下 PWM 输出（图 7.7）P193连续增减计数模式下 PWM 输出（图 7.8）连续递增计数模式下，无效阶段时间等于定标后的输入时钟周期乘 以_TxCMPR寄存器的值_。有效阶段时间等于_（TxPR-TxCMPR+1）_个定标后的输入时钟周期。资料个人收集整理，勿做商业用途(Q30)连续增减计数模式下，比较寄存器在递减计数和递增计数状态下可