Allegro165PCBSI仿真流程.pdf

Allegro PCB SI：一步一步学会一步一步学会一步一步学会一步一步学会前仿真前仿真前仿真前仿真 Learn Allegro PCB SI Pre-simulation Step by Step Doc Scope :Cadence 16.5 Doc Number :SFTEC12007 Author :Daniel Zhong Create Date :2012-04-10 Rev :1.00 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 2/90 Sofer Technology Co.,Ltd http:/ 目录目录目录目录 1 Cadence Allegro PCB SI简介简介简介简介.12 1.1 高速 PCB 设计流程.12 2 Allegro PCB SI的前仿真的前仿真的前仿真的前仿真.13 2.1 准备仿真模型和其他需求.13 2.1.1 获取所使用元器件的仿真模型.14 2.1.2 获取所使用连接器的仿真模型.15 2.1.3 获取所使用元器件和连接器的器件手册和用户指南等相关资料.15 2.1.4 获取所需的规范文档.15 2.1.5 了解相关电路和接口工作原理.15 2.1.6 提取与信号完整性相关的要求.15 2.1.7 预先创建拓扑样本.16 2.1.8 预先创建相对于不同阈值电压的眼图模板.16 2.1.9 预先创建自定义测量.17 2.2 仿真前的规划.17 2.3 关键器件预布局.18 2.4 模型加载和仿真配置.18 2.4.1 模型的转化.19 2.4.2 使用SI Design Setup配置.20 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 3/90 Sofer Technology Co.,Ltd http:/ 2.4.3 选择需要配置的信号线.21 2.4.4 设置仿真库.23 2.4.5 设置电源和地网络.25 2.4.6 设置叠层.29 2.4.7 设置元器件类别.32 2.4.8 为元器件分配和创建模型.33 2.4.9 设置差分对.42 2.4.10 设置仿真参数.47 2.4.11 SI Design Audit相关.55 2.4.12 提取拓扑.57 2.4.13 在SigXP中设置仿真库和仿真参数.59 2.4.14 在SigXP中绘制拓扑.63 2.5 方案空间分析.73 2.5.1 输出驱动力扫描分析.76 2.5.2 Stub长度扫描分析.78 2.5.3 线宽线间距扫描分析.79 2.6 方案到约束规则的转化.81 2.6.1 传输线延迟规则的设置.82 2.6.2 拓扑结构等传输线特性规则的设置.85 2.6.3 传输线耦合规则的设置.85 2.6.4 拓扑规则在约束管理器中的应用.86 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 4/90 Sofer Technology Co.,Ltd http:/ 3 Allegro PCB SI的后仿真的后仿真的后仿真的后仿真.89 表格表格表格表格 表格 1：Routed Interconnect Models参数.50 表格 2：Simulation栏眉仿真参数.52 表格 3：IO Cell Stimulus Edit窗口中的选项.73 图图图图 图 1：传统的PCB设计流程图.12 图 2：Allegro PCB SI高速PCB设计流程图.13 图 3：眼图模式下的眼图模板.16 图 4：地址、命令和控制信号传输线拓扑.17 图 5：RDIMM的布局示意图.18 图 6：Model Integrity界面.19 图 7：使用Model Integrity将IBIS文件转换至DML格式.20 图 8：Cadence Product Choices产品选择器窗口.21 图 9：Allegro PCB SI GXL界面.22 图 10：Setup Category Selection窗口.22 图 11：Setup Xnet Selection窗口.22 图 12：Allegro PCB SI GXL关于网络设置的提醒框.23 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 5/90 Sofer Technology Co.,Ltd http:/ 图 13：Setup Library Search Directories窗口.24 图 14：Setup Library File Extensions窗口.24 图 15：Setup Working Libraries窗口.24 图 16：Setup Power and Ground Nets窗口.25 图 17：Allegro PCB SI GXL电压赋值窗口.26 图 18：选择“Edit Voltage On Any Net In Design”.26 图 19：Identify DC Nets窗口。.27 图 20：Allegro PCB SI GXL关于电源和地网络的提醒框.27 图 21：设置电源和地网络环节的SI Design Audit窗口.28 图 22：Select Errors to be Resolved窗口自动修复VTT问题.28 图 23：Change Pin Use of a Pin窗口.29 图 24：选中管脚后的Change Pin Use of a Pin窗口.29 图 25：Setup Design Cross-Section窗口.30 图 26：JEDEC规范中的RDIMM RC B0叠层.31 图 27：Layout Cross Section窗口.31 图 28：SI Design Audit窗口提示不合理的介电常数.32 图 29：Setup Component Classes窗口.33 图 30：Assign Values to Discrete Components窗口.34 图 31：Allegro PCB SI GXL分立元件赋值对话框.34 图 32：Assign Models to Components窗口.35 图 33：SI Model Browser窗口的DML Models栏眉.36 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 6/90 Sofer Technology Co.,Ltd http:/ 图 34：Create Espice Device Model窗口.37 图 35：在Create IBIS Device Model窗口中创建金手指模型.37 图 36：在Create IBIS Device Model窗口中创建SPD模型.38 图 37：SI Design Audit窗口提示丢失的模型.38 图 38：Select Errors to be Resolved窗口自动修复模型丢失问题.39 图 39：Signal Model Assignment窗口.40 图 40：SI Model Browser窗口中分配IBIS文件.41 图 41：SI Model Browser窗口中分配IBIS器件.42 图 42：Setup Diff Pairs窗口.43 图 43：Setup Diff Pairs窗口中显示问题差分对.44 图 44：Change Diff Pair to be Defined by a Model窗口.45 图 45：Change Diff Pair to be Defined by a Model窗口.45 图 46：在SI Model Brower窗口中编辑IBIS器件.46 图 47：在IBIS Device Model Editor窗口中选择管脚.46 图 48：IBIS Device Pin Data窗口.47 图 49：IBIS Device Pin Data窗口中修改数据.47 图 50：Setup SI Simulations窗口.48 图 51：Setup Complete窗口.48 图 52：Analysis Preferences窗口DevicesModels栏眉.49 图 53：Analysis Preferences窗口InterconectModels栏眉.49 图 54：EMS2D Preferences对话框.50 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 7/90 Sofer Technology Co.,Ltd http:/ 图 55：Via Model Extraction Setup窗口.51 图 56：Analysis Preferences窗口Simulation栏眉.51 图 57：Analysis Preferences窗口S-Parameters栏眉.51 图 58：Set Advanced Measurement Parameters对话框.52 图 59：Fast/Typical/Slow Simulations Definition窗口.53 图 60：Analysis Preferences窗口Units栏眉.53 图 61：Analysis Preferences窗口EMI栏眉.53 图 62：Analysis Preferences窗口Power Integrity栏眉.54 图 63：SI Design Audit窗口审核项目选择界面.55 图 64：SI Design Audit窗口网络选择界面.56 图 65：SI Design Audit窗口审核错误显示界面.56 图 66：RDIMM上的预布线.57 图 67：选择SI用户界面.57 图 68：过滤器.57 图 69：查看拓扑.57 图 70：SigXplorer界面中显示网络拓扑.58 图 71：在Signal Analysis窗口选择网络提取拓扑.58 图 72：Cadence Products Choices窗口.59 图 73：SI Model Browser窗口.60 图 74：Set Model Search Path窗口.60 图 75：DML Library Management窗口.60 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 8/90 Sofer Technology Co.,Ltd http:/ 图 76：SI Model Browser窗口转换IBIS.60 图 77：LayerStack Manager窗口.61 图 78：导入叠层.61 图 79：选择来源文件.61 图 80：命名叠层.61 图 81：Layout Cross Section窗口显示默认6层板叠层.62 图 82：Pulse Stimulus栏眉.62 图 83：S-Parameters栏眉.62 图 84：Simulation Paremeters栏眉.63 图 85：Simulation Modes栏眉.63 图 86：Measurement Modes栏眉.63 图 87：EMI栏眉.63 图 88：Add Element Browser窗口中选择IbisDevice.64 图 89：Add Element Browser窗口中选择寄存器芯片.64 图 90：Select IBIS Device Pin窗口中选择缓冲器模型.65 图 91：在SigXplorer窗口中摆放缓冲器模型.65 图 92：在SigXplorer窗口中摆放电源模型.66 图 93：在SigXplorer窗口中摆放传输线模型.66 图 94：在SigXplorer窗口中摆放过孔模型.67 图 95：在SigXplorer窗口中电源参数值.67 图 96：在SigXplorer窗口中修改电阻阻值.68 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 9/90 Sofer Technology Co.,Ltd http:/ 图 97：View Trace Model Parameters窗口显示传输线参数.68 图 98：在SigXplorer窗口中修改传输线参数.69 图 99：在SigXplorer窗口中修改传输线所在层面.69 图 100：在SigXplorer窗口中拷贝传输线模型.70 图 101：在SigXplorer窗口中拷贝和移动模型.70 图 102：在SigXplorer窗口中连接模型绘制拓扑.71 图 103：在SigXplorer窗口中设置驱动器状态.71 图 104：在IO Cell Stimulus Edit窗口中设置伪随机码激励.72 图 105：在SigXplorer窗口中选择测量.73 图 106：最前端正面接收器眼图波形.74 图 107：最前端背面接收器眼图波形.74 图 108：次前端正面接收器眼图波形.75 图 109：次前端背面接收器眼图波形.75 图 110：中部正面接收器眼图波形.75 图 111：中部背面接收器眼图波形.75 图 112：次末端正面接收器眼图波形.75 图 113：次末端背面接收器眼图波形.75 图 114：最末端正面接收器眼图波形.75 图 115：最末端背面接收器眼图波形.75 图 116：Set Buffer Parameter:buffer Model窗口.76 图 117：Sweep Sampling窗口.77 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 10/90 Sofer Technology Co.,Ltd http:/ 图 118：不同驱动力下的最前端芯片波形.77 图 119：不同驱动力下的次前端芯片波形.77 图 120：不同驱动力下的中部芯片波形.77 图 121：不同驱动力下的次末端芯片波形.77 图 122：不同驱动力下的最末端芯片波形.77 图 123：Parameters栏修改传输线长度.78 图 124：在Set Parameter窗口输入多个参数值.78 图 125：在Set Parameter窗口的Expression栏设定变量参数值.79 图 126：Stub线长对波形的影响.79 图 127：串扰分析拓扑.80 图 128：串扰对波形的影响4mil线宽，8mil线距，弱驱动.80 图 129：串扰对波形的影响5mil线宽，7mil线距，弱驱动.81 图 130：串扰对波形的影响5mil线宽，7mil线距，强驱动.81 图 131：JEDEC规范中地址类信号拓扑.82 图 132：JEDEC规范中地址类信号的线长要求.82 图 133：转换拓扑成为Constraint Manager约束管理器认可的规则拓扑.83 图 134：整理后的地址信号规则拓扑.83 图 135：Set Topology Constraints窗口的Prop Delay栏眉.84 图 136：Prop Delay栏眉下输入绝对延迟规则.84 图 137：Set Topology Constraints窗口的Rel Prop Delay栏眉.84 图 138：Rel Prop Delay栏眉下输入相对延迟规则.84 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 11/90 Sofer Technology Co.,Ltd http:/ 图 139：Set Topology Constraints窗口的Wiring栏眉.85 图 140：Wiring栏眉修改拓扑规则.85 图 141：Set Topology Constraints窗口的Max Parallel栏眉.86 图 142：Set Topology Constraints窗口的Signal Integrity栏眉.86 图 143：Allegro Constraint Manger中导入规则拓扑.87 图 144：导入LA_CSets.top规则拓扑.87 图 145：Electrical栏Electrical Constraint Set目录下出现导入的LA_CSETS规则.88 图 146：Analysis Modes窗口Electrical Modes栏选择DRC模式.88 Copyright 20051 Cadence Allegro PCB SI Allegro PCB SI是Cadence SPB套完善、成熟而强大的分析和仿真方案动的高速PCB设计流程。信号完整性和电源完整性的仿真按照在这个设计流程中所处的阶段可以分为前仿真和后仿真Allegro PCB SI在前仿真阶段基本的设计流程和操作步骤 1.1 高速高速高速高速PCB设计流程设计流程设计流程设计流程 传统的PCB设计流程如下图所示 而引入的Allegro PCB SI仿真工具后的设计流程改进为2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 12/90 Sofer Technology Co.Allegro PCB SI简介简介简介简介 Cadence SPB系列EDA工具之一，针对电路板级的信号完整性和电源完整性提供了一整成熟而强大的分析和仿真方案，并且和Cadence SPB的其他工具一起，实现了从前端到后端信号完整性和电源完整性的仿真按照在这个设计流程中所处的阶段可以分为前仿真和后仿真在前仿真阶段基本的设计流程和操作步骤，并重点介绍其中的配置和模型加载环节 设计流程如下图所示：图 1：传统的PCB设计流程图 仿真工具后的设计流程改进为：by Shanghai Sofer Technology Co.,Ltd.Sofer Technology Co.,Ltd http:/ 针对电路板级的信号完整性和电源完整性提供了一整实现了从前端到后端、约束驱信号完整性和电源完整性的仿真按照在这个设计流程中所处的阶段可以分为前仿真和后仿真，本文会介绍配置和模型加载环节。Copyright 2005图 2 Allegro PCB SI的前仿真的前仿真的前仿真的前仿真 前仿真，顾名思义，就是布局或布线前的仿真在众多的影响因素中，找到可行的、事：其一是找到解决方案；其二是将解决方案转化成规则指导和控制设计 一般而言，我们可以通过前仿真确认器件的匹配元件的位置和元件值，传输线的拓扑结构和分段长度等 使用Allegro PCB SI进行前仿真的基本流程如下 准备仿真模型和其他需求 仿真前的规划 关键器件预布局 模型加载和仿真配置 方案空间分析 方案到约束规则的转化 2.1 准备仿真模型和其他需求准备仿真模型和其他需求准备仿真模型和其他需求准备仿真模型和其他需求 在本阶段，我们需要为使用Allegro PCB SI2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 13/90 Sofer Technology Co.图 2：Allegro PCB SI高速PCB设计流程图 的前仿真的前仿真的前仿真的前仿真 就是布局或布线前的仿真，是以优化信号质量、避免信号完整性和电源完整性为目的、乃至最优化的解决方案的分析和仿真过程。简单的说其二是将解决方案转化成规则指导和控制设计。我们可以通过前仿真确认器件的IO特性参数乃至型号的选择，传输线的阻抗乃至电路板的叠层传输线的拓扑结构和分段长度等。前仿真的基本流程如下：准备仿真模型和其他需求 准备仿真模型和其他需求准备仿真模型和其他需求准备仿真模型和其他需求准备仿真模型和其他需求 Allegro PCB SI进行前仿真做如下准备工作：by Shanghai Sofer Technology Co.,Ltd.Sofer Technology Co.,Ltd http:/ 避免信号完整性和电源完整性为目的，简单的说，前仿真要做到两件传输线的阻抗乃至电路板的叠层，Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 14/90 Sofer Technology Co.,Ltd http:/ 获取所使用元器件的仿真模型 获取所使用连接器的仿真模型 获取所使用元器件和连接器的器件手册和用户指南等相关资料 获取所需的规范文档 了解相关电路和接口工作原理 从上述文档资料中提取与信号完整性相关的要求 当需要时，预先创建拓扑样本 当需要时，预先创建相对于不同阈值电压的眼图模板 当需要时，预先创建自定义测量 下面，我们会以一个实际的电路板为例，介绍前仿真在Allegro PCB SI 16.5中的具体执行过程。案例电路板：DDR3带寄存器内存条（RDIMM）B0公版，其原理图和brd设计文件可以在JEDEC网站上下载，下载链接为：http:/www.jedec.org/system/files/docs/design/DDR3/PC3-RDIMM_V072_RC_B0_20090713.zip。编者注编者注编者注编者注：以上链接需要在以上链接需要在以上链接需要在以上链接需要在JEDEC网站注册成功后才能下载网站注册成功后才能下载网站注册成功后才能下载网站注册成功后才能下载。对于DDR3内存条，它的分类有多种，RDIMM、UDIMM、SODIMM、MicroDIMM等；每一种类型又根据配置的不同（主要是所使用的内存芯片的数目和位宽的不同）分成多款公版（Raw Card）。分类的细节编者就不在此详述，如需了解可参阅JEDEC相关规范或其他相关文章。对于RDIMM，从内存控制器发送过来的时钟和地址、命令、控制信号都会先经过内存条上的寄存器寄存，然后再发送到内存芯片。所以在RDIMM内存条上，寄存器和内存芯片上的时钟和地址、命令、控制信号就构成了一个时域系统。在本文中，我们将针对这个时域系统进行仿真和分析。而对于数据类信号（数据、数据选通和数据掩码），需要通过金手指、内存插槽、主板上的信号线和内存控制器相连，文本将忽略对其的仿真和分析。根据上文所述，本文中我们只关心寄存器和内存芯片的地址、命令、控制和时钟信号的时域系统，所以模型文件和文档资料也只需要准备与这部分系统相关的即可。2.1.1 获取所使用元器件的仿真模型获取所使用元器件的仿真模型获取所使用元器件的仿真模型获取所使用元器件的仿真模型 DDR3的寄存器多数由TI或IDT提供，但TI或IDT并没有在其公司网站上公开提供IBIS或Hspice仿真模型，我们可以向TI或IDT询问索要寄存器的IBIS模型；而内存芯片的IBIS模型可以在Samsung、Micron、Hynix、Elpida等公司的网站上找到，各个厂商的模型虽然在参数曲线上有少许区别，但其特性都符合JEDEC的DDR3规范，都可在RDIMM设计上使用，我们选择一个类型相符（位宽、容量、管脚数目、堆叠与否）的即可。这里，我们可以在Micron网站上下载以下EBD模型，由于其本身的配置和RDIMM的B0公版一致（应该就是使用公版设计生产的），所以我们可以从下载到的EBD压缩包中解压得到所需的寄存器和内存芯片模型。http:/ 下载得到MT18JDF51272PDZ-1G6M1_ebd.zip，在压缩包中可解压找到EA32882_1p6.ibs和v78d.ibs两个文件，依次是寄存器和内存芯片的IBIS仿真模型。Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 15/90 Sofer Technology Co.,Ltd http:/ 2.1.2 获取所使用连接器的仿真模型获取所使用连接器的仿真模型获取所使用连接器的仿真模型获取所使用连接器的仿真模型 本案例中，不执行通过内存金手指、内存插槽和主板相连的信号的仿真分析，所以相关金手指和插槽的模型忽略。2.1.3 获取所使用元器件和连接器的器件手册和用户指南等相关资料获取所使用元器件和连接器的器件手册和用户指南等相关资料获取所使用元器件和连接器的器件手册和用户指南等相关资料获取所使用元器件和连接器的器件手册和用户指南等相关资料 TI寄存器的datasheet下载链接如下：http:/ IDT寄存器的datasheet下载链接如下：http:/ Micron内存芯片的datasheet下载链接如下：http:/ 2.1.4 获取所需的规范文档获取所需的规范文档获取所需的规范文档获取所需的规范文档 DDR3 SDRAM规范可以在JEDEC网站如下网页下载：http:/www.jedec.org/sites/default/files/docs/JESD79-3E.pdf DDR3 RDIMM RC B设计规范可以在JEDEC网站如下网页下载：http:/www.jedec.org/sites/default/files/docs/4_20_20_AnnexBR21.pdf DDR3 SSTE32882寄存器规范可以在JEDEC网站如下网页下载：http:/www.jedec.org/sites/default/files/docs/JESD82-29A_0.pdf 编者注编者注编者注编者注：以上链接都以上链接都以上链接都以上链接都需要在需要在需要在需要在JEDEC网站注册成功后才能下载网站注册成功后才能下载网站注册成功后才能下载网站注册成功后才能下载。2.1.5 了解相关电路和接口工作原理了解相关电路和接口工作原理了解相关电路和接口工作原理了解相关电路和接口工作原理 做仿真分析前，了解相关电路和接口的原理是必须的。但介绍DDR3 RDIMM工作原理和DDR3接口规范等内容不在本文范畴内，本小节忽略。2.1.6 提取与信号完整性相关的要求提取与信号完整性相关的要求提取与信号完整性相关的要求提取与信号完整性相关的要求 这一环节，简而言之，就是从元器件手册和相关规范中找到与信号完整性相关的要求，例如建立时间、保持时间、变化沿斜率范围、最大过冲电压、最小下冲电压等等，从而通过仿真分析找到符合这些要求或参数的解决方案。相关的参数要求当需要时，会在下文介绍仿真执行时给出，这里不再详述。Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 16/90 Sofer Technology Co.,Ltd http:/ 2.1.7 预预预预先创建拓扑样本先创建拓扑样本先创建拓扑样本先创建拓扑样本 预先创建拓扑样本这一环节，就是在Cadence SigXP中手动创建相关信号线的拓扑，供之后执行假设分析（What-if）和参数扫描仿真使用。此环节不是必需，一般只出现在简单拓扑或拓扑结构已确定的信号线上，更多的情况下，常常是在空白的电路板上执行关键器件预布局后，通过初略预布线的方式连接信号线，然后在Allegro PCB SI中提取此信号线的拓扑进入到SigXP中进行仿真，这样对于多负载的负载拓扑而言更为方便一些。本文会在下面的章节中介绍如何在SigXP中手动创建信号线拓扑，以及如何配置brd设计文件以提取信号线拓扑进入到SigXP中。2.1.8 预先创建相对于不同阈值电压的眼图模板预先创建相对于不同阈值电压的眼图模板预先创建相对于不同阈值电压的眼图模板预先创建相对于不同阈值电压的眼图模板 眼图模板是显示在Cadence SigWave波形显示器中眼图模式下的图案，用于辅助确认信号眼图的质量。图 3：眼图模式下的眼图模板 在本环节中，我们可以依据信号阈值电压、建立和保持时间等参数预先创建信号的眼图模板，供信号分析时使用。关于如何创建和编辑信号的眼图模板，笔者将另文介绍，本文不再详述。Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 17/90 Sofer Technology Co.,Ltd http:/ 2.1.9 预先创建自定义测量预先创建自定义测量预先创建自定义测量预先创建自定义测量 在SigXP中，Cadence提供了众多的默认测量，包括信号飞行时间、解决时间、传输延迟、单调性、最大过冲电压、最小下冲电压、眼图眼睛高度、眼图眼睛宽度等等。但对于一些更复杂更细节的测量要求，就需要通过自定义测量来实现了，例如过冲面积、下冲面积、变化沿斜率、建立时间、保持时间等等。自定义测量是Cadence为SigXP提供的一个接口，让用户可以通过对话框形式或文本形式在一定的语法格式下编辑所需的自动测量，然后可以在SigXP调用并将测量所得值显示在结果中。关于如何创建和编辑自定义测量，笔者将另文介绍，本文不再详述。2.2 仿真前的规划仿真前的规划仿真前的规划仿真前的规划 由于前仿真的主要目的就是在众多的待定参数中找到适宜的解决方案，所以常常不得不采用耗时耗力的假设分析和参数扫描的方式执行，这也就意味着，不确定的因素越多，所需执行的扫描仿真次数也就越多，执行仿真所需的时间也就越长。因此在执行仿真前，我们常常需要通过通过各种方式去减少不确定的因素，或是缩小不确定的范围。这基本上就是在仿真前的规划这一环节所需要完成的事情。在本环节，我们常常可以通过芯片手册、用户指南和信号规范，以及所设计系统的具体情况，乃至自己和他人的经验，去对一些待定因素做出一些取舍。例如本案例中，假定并没有JEDEC给出的设计规范，我们还未知道地址、命令、控制和时钟信号需要走Fly-by拓扑，那我们就有可能需要仿真平衡T型拓扑时信号的情况，这可能会带来两倍的仿真时间。图 4：地址、命令和控制信号传输线拓扑 又例如按照板子的尺寸情况，我们确认了要完成布线至少需要6层板，而传输线密度又决定了传输线宽度不能大于5mil，板厂生产工艺方面又限制了线宽不能小于4mil，再依据板厚和可能的叠层方案我们可以知道内层传输线的阻抗范围只能在5075ohm之间，这样我们仿真时就不需要再扫描此范围之外的阻抗。再例如依据布局和布线空间，当采用Fly-by拓扑时，寄存器到第一个内存芯片的传输线长度的范围，每两个内存芯片的传输线长度的范围也可以大致确定，芯片的尺寸决定了传输线不能太短，布线空间决定了传输线不能太长。以上种种，只是列举了少量我们为缩小扫描仿真的范围和次数所作的努力，实际设计中，还可以有更多因素可以通过非仿真手段进行确认，这里不再一一详述。Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 18/90 Sofer Technology Co.,Ltd http:/ 2.3 关键器件预布局关键器件预布局关键器件预布局关键器件预布局 关键器件的预布局这一环节，可以认为是在执行前仿真以前，根据之前初步的规划以及其他已确定的要求，对关键的元器件和接插件进行初略或精确的定位布局的过程。对于结构上已经固定的器件，特别是接插件，布局需要根据MCAD工具提供的结构文件（例如DXF）精确地定位，而对于热分析或信号完整性预估所核定的器件位置，一般只是粗略地定位。本环节在前仿真之前并不是必须的，对系统和相关信号有一定理解，并对仿真有一定经验的工程师可以直接通过手动的方式在SigXP中创建拓扑进行仿真。在本案例中，为了虚拟前仿真阶段的环境，我们把之前下载到的PC3-RDIMM_V072_RC_B0_20090713.zip解压得到的PC3-RDIMM_V072_RC_B0_20080123.brd文件在Allegro中打开，并删除所有铜皮、铜线和过孔，另存为Pre_simu.brd备用。图 5：RDIMM的布局示意图 2.4 模型加载和仿真配置模型加载和仿真配置模型加载和仿真配置模型加载和仿真配置 在本章节中，将会依次介绍如何在Allegro PCB SI界面下进行模型加载和仿真配置，并提取网络拓扑进入到SigXP界面；以及如何在SigXP界面下手动创建拓扑。模型的转化 使用SI Design Setup配置 选择需要配置的信号线 设置仿真库 设置电源和地网络 设置叠层 设置元器件类别 为元器件分配和创建模型 设置差分对 设置仿真参数 SI Design Audit相关 提取拓扑 在SigXP中设置仿真库和仿真参数 在SigXP中绘制拓扑 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 19/90 Sofer Technology Co.,Ltd http:/ 2.4.1 模型的转模型的转模型的转模型的转化化化化 信号完整性仿真大多针对由芯片IO、传输线以及可能存在的接插件和分立元件所构成的信号网络系统，为了实现精确的仿真，仿真模型的精确性是首先需要保证的。一般情况下，Allegro PCB SI会执行传输线和分立元件的建模，而芯片IO和连接器的模型通常会由原厂提供。当前业内常见的芯片IO模型有两种格式，IBIS模型和HSPICE模型；常见的连接器模型也是两种，SPICE(HSPICE)模型和S参数模型。Allegro PCB SI支持包括上述四种模型在内业界流行的仿真模型，但一般都需要转化为Cadence自己的DML(Device Modeling Library)后才能使用。Allegro PCB SI在仿真时需要将仿真模型都转变成DML模型格式这一做法，区别于大多数EDA软件，这种做法可以说是有利有弊。弊，很明显，就是多一个额外的步骤，虽然这一步骤非常简便；利，则是有利于仿真库的管理，做到仿真库和原始模型文件的隔离，并且在文件格式转换的同时也执行了模型的校验。在大多数情况下，外部模型格式到Cadence DML模型格式的转换还是非常方便的，只需要用Cadence SPB系列工具包中的Model Integrity软件打开模型文件，然后点击转换到DML即可。在本案例中，我们之前已经从Micron下载到寄存器和内存芯片的IBIS模型，可以有两种方法处理：其一，在Model Integrity界面下或Allegro PCB SI界面下将IBIS模型转换成DML格式，供之后的仿真调用；其二，从Cadence SPB 16.5版本开始，Allegro PCB SI名义上也直接支持IBIS模型，所以可以保留现有的两个IBIS文件不做转换，然后在之后的仿真中直接调用。之所以说是“名义上”，因为事实上Allegro PCB SI还是执行了转换，只是这个转换的过程在分配模型的同时一起执行了，没有摆在明面上。我们先来看看如何使用Model Integrity转换IBIS模型。1.在开始菜单找到 Model Integrity快捷方式，或者在目录%CDSROOT%toolspcbbin（其中，%CDSROOT%是Cadence SPB的安装目录，例如D:CadenceSPB_16.5）下找到modelintegrity.exe执行文件，点击即打开Model Integrity窗口。图 6：Model Integrity界面 Copyright 2005-2011 by Shanghai Sofer Technology Co.,Ltd.P 20/90 Sofer Technology Co.,Ltd http:/ 2.点击File-Open打开寄存器的IBIS模型文件EA32882_1p6.ibs；3.右键点击浏览栏中的EA32882_1p6，选择IBIS to DML；图 7：使用Model Integrity将IBIS文件转换至DML格式 4.转换得到的同名DML模型会显示在Model Integrity窗口中，同名文件也出现在IBIS文件同一目录下。