道功率芯片背金工艺优化和缺陷改善.pdf

上海交通大学硕士学位论文0.35m垂直沟道功率芯片背金工艺优化和缺陷改善姓名：刘瑜申请学位级别：硕士专业：软件工程指导教师：程秀兰20081201-IV-0 3 5 m垂直沟道功率器件硅片背金工艺优化和缺陷改善 摘 要 0 3 5 m 垂直沟道 U M O S功率器件的硅片制造工艺流程中，背金工艺是一步独特和关键的工艺步骤。在传统的背金工艺中，因为超薄硅片的过度研磨，金属附着面的粗糙度不匹配，单层金属蒸镀等问题直接降低了背面金属与硅片背面的粘附性，造成了硅片的早期失效。本文以提高背金工艺的可靠性和良率为课题，就硅片背面粗糙化和背面金属蒸镀工艺进行深入探讨，设置了改善工艺的条件。就背金工艺中产生的缺陷，提出了相应的解决方法。本文首先设置硅片背面粗糙化工艺，分别研究了酸液刻蚀和碱液刻蚀两套执行方案。得出：酸液中，体积配比为 7:1的 3 3%H F 和 7 0%H N O 3再加水 1 0%的腐蚀液中，硅片浸泡 1 5分钟能得到最佳形貌的粗糙面，又具有易控制的刻蚀速度，适合于生产；碱液中，选择 3 0%K O H 水溶液，反应 1 5分钟获得的硅片表面形貌较好，蚀坑大小深度适中，分布均允，适合下一步的金属沉积；把这两种配比的反应液体应用于大生产，实验数据证明酸液的解决方案优于碱液。然后设定了硅片背面粗糙化后重要的工艺步骤：背面金属蒸镀。通过多层金属（T i，N i，A g）的系统选择，重新设定了工艺参数：预热到 2 0 0 再进行蒸镀的硅片比不预热直接蒸镀的硅片的背面金属层粘附性要好；当加入金属预熔的时间（T i需 1分钟，N i需 7分钟，A g 需 3 分钟），可以基本解决造成品质缺陷的金属颗粒的问题。最后总结了硅片背金工艺产生中发生的硅片弯曲，正面色差，背面金属剥落等各种缺陷，分析了形成原因，提出了相应的解决方法。本文构建与完善出了的一套完整硅片制造背金工艺流程。应用这个工艺流程和设定的参数生产的 0 3 5 m 硅基垂直沟道功率器件可靠性得到保障，产品合格率大大提高。达到了预期的目标。关键词：0.3 5 m，垂直沟道，功率器件，U M O S,背金工艺，缺陷 -V-0.35m UMOSFET Backside Process Analysis and Improve Abstract Backside metal process is the most important step of UMOSFET process.In the traditional backside metal process,IC early failure always happens because of the unstabele adhesive ability between backside metal and wafer backside,which is caused by some reasons such as over backside grinding,surface roughness mismatch,monolayer metal evaporation,etc.In order to improve the yield and the reliability,the new wafer process baseline of backside roughness and metal evaporation is set up and all kinds of defect solving methods is offered in the paper.Firstly,for the backside wafer roughness,the two different etching solutions are researched:the acid solution and the KOH one.In the acid solution,the most appropriate volume ratio of 33%HF and 70%HNO3 is 7:1 and add water by 10%,which offers the best roughness wafer surface and easy control etch rate for the mass production.In the KOH one,after 15 minutes reaction in the 30%KOH solution,the wafer gets the reasonable surface condition,which is suitable for the next metal evaporation step.it s proved that the acid solution is better than the KOH one in the mass production based on lots of experiment raw data.Secondly,the backside metal evaporation process parameters are optimized.The multilayer metal(Ti,Ni,and Ag)system is selected.The wafer has better backside metal adhesive ability after preheated to 200 than the one without that.The metal surface particle problem is basically solved by adding the metal pre-molten time(1Min as Ti,7Min as Ni,and 3Min as Ag).At last,the causes of some defects such as wafer bending,frontside discolor and backside metal peelings are analyzed,and the corresponding solving methods are summarized.A complete series flow of backside metal is finalized in this paper.As the flow studied above has been implemented in mass production,0.35m UMOS product gets stable reliability,and the yield is greatly improved as well.Key words:0.35 m，Vertical Trench，UMOS，Backside metal process,Defect -II-上海交通大学 学位论文原创性声明 本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独立进行研究工作所取得的成果。除文中已经注明引用的内容外，本论文不包含任何其他个人或集体已经发表或撰写过的作品成果。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到本声明的法律结果由本人承担。学位论文作者签名：刘瑜 日期：年 月 日 -III-上海交通大学 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，同意学校保留并向国家有关部门或机构送交论文的复印件和电子版，允许论文被查阅和借阅。本人授权上海交通大学可以将本学位论文的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。保密，在 年解密后适用本授权书。本学位论文属于 不保密。（请在以上方框内打“”）学位论文作者签名：刘瑜 指导教师签名：程秀兰 日期：年 月 日 日期：年 月 日 -1-1 绪论 电力电子技术的发展动力来源于各种应用的发展，电力电子技术在其发展的头二三十年中（2 0 世纪 6 0 8 0 年代）主要应用于工业和电力系统。近一二十年来，由于 4 C 产业（C o m m u n i c a t i o n 通讯、C o m p u t e r 计算机、C o n s u m e r 消费电器、C a r 汽车电子）的迅速发展，电力电子技术的覆盖面也有了很大的变化，已覆盖了关系到国家科技发展的各个重要方面 1 。功率半导体器件是电力电子技术发展的基础，它为上述各种新应用的发展提供了实现的可能性。可以预见，在今后的一段时间内，作为电力电子技术基础的功率半导体器件将与整个电力电子技术一样得到更加飞速的发展。1.1 功率器件的简介 1 2 功率器件包括功率 I C 和功率分立器件，功率分立器件则主要包括功率 M O S F E T、大功率晶体管和 I G B T 等半导体器件。论是功率 I C 还是功率分立器件，都是市场上最为活跃的电子器件，其市场规模的增长率一直高于半导体市场增长率。分产品来看，功率 I C 和M O S F E T 应用广泛，几乎所有的电子产品都会用到这两个产品，近年来，随着整机产量的增加，这两种产品的发展也十分迅速。功率 I C 和 M O S F E T 是中国功率半导体市场上最重要的两个产品，此外，I G B T、整流管、晶闸管和双极晶体管也占有一定的市场份额。功率器件的应用，在电子信息产业中无处不在。应用的产品包括计算机领域，网络通信领域，消费电子领域；工业控制领域等。需要功率器件来维持工作的设备，包括计算机类的笔记本、P C 主板、服务器、显示器以及各种外设，网络通信类各种终端和局端设备，消费电子类的汽车、空调、传统黑白家电等，工业控制类中的工业 P C、各类仪器仪表和各类控制设备等。中国半导体产业发展速度一直高于全球的发展速度，而功率器件则是半导体领域中发展较快的领域，就算在全球半导体市场发展缓慢的 2 0 0 5 年，中国功率器件市场仍然取得了 2 7。5%的高增长率，说明该市场在中国仍然处于高速成长期。从产品来看，目前占中-2-国市场份额较大的功率器件产品主要是电源管理 I C 和功率 M O S F E T，二者所占市场份额会超过中国功率器件市场的 7 0%，未来几年还将保持这样的产品格局.消费、网络通信和计算机一直是电源管理芯片市场最主要的应用领域，三大领域依然占据了中国电源管理芯片市场近 8 0%的市场份额。从发展速度来看，计算机领域是 2 0 0 7年增长速度最慢的领域，整机产量的下降是直接原因，虽然笔记本电脑依然保持了高增长率，但是，其它产品增长率都有较大程度的放缓，有的产品产量甚至出现下滑。电源管理芯片市场 2 0 0 7 年的发展整体有所减缓，但市场最大的亮点汽车电子类电源管理芯片市场取得了超过 4 0%的高增长率。从未来的发展来看，汽车电子领域虽然所占市虽然电源管理器件市场份额较小,但却是发展最快的领域。其市场份额在未来几年将快速提高。然而还应该看到的是，用于汽车电子领域的电源管理芯片所占的份额较小，其高速增长无法带动电源管理芯片整体市场的增长。此外,网络通信也将在 3 G 等应用的带动下保持快速的发展,其市场份额也将稳步提高,消费电子、计算机和工业控制领域的发展则会相对稳定。功率器件的发展 3 ,大致可分为三个阶段。第一阶段是六十到七十年代，那时各种类型的晶闸管和大功率达林顿晶体管有很大的发展，或可称为是双极性的年代。其服务对象是以工业应用为主，包括电力系统，机车牵引等。第二阶段是八十到九十年代，功率器件的运用逐渐变广，功率电子电路对工作开关频率的要求越来越高，传统的功率晶体管由于开关频率低，已经不能满足发展的要求，由于功率 M O S F E T 的兴起，使电力电子步入了一个新的领域。为近代蓬勃发展的 4 C 产业,即C o m m u n i c a t i o n，C o m p u t e r，C o n s u m e r，C a r(通信，电脑，消费电器，汽车)提供了新的活力。二十一世纪前后，功率半导体器件的发展又进入了第三阶段，为了达到不断更新的性能指标，功率半导体芯片采用微电子器件和集成电路相似的精细工艺。即和集成电路结合愈来愈紧密的阶段。（1)功率和微电子器件在芯片制造工艺上已日趋接近:功率 M O S 型器件为了达到更好的性能，例如要求更低的通态电阻，其工艺已从二十年前的几微米的技术迅速向亚微米甚至深亚微米发展。这和微电子器件的发展是一致的。（2)M O S 型器件的封装技术也正在向集成电路靠近。这几年来，功率 M O S 器件已采用了像倒置(F l i p)，球栅阵列(B G A)和多芯片模块(M C M)等包装形式。这些都是比较新的集成电路包装形式。（3)从器件结构来看，把功率 M O S 型器件和集成电路做在同一个芯片上或是同一个包-3-装中，是新的发展方向之一。所以把功率半导体器件简单地等同为分立器件就不再合适了。以 I R 公司产品为例，功率集成电路，或是和 I C 做在一起 图 1 中画出了功率半导体器件在两个方向上的发展。左侧是双极性方向，正向着超大功率及集成化方向发展。右侧是单极性方向，它正和集成电路建立了愈来愈密切的不可分割的关系。图 1 功率器件发展方向 Fig1 2007 Power Semiconductor evolution 1.2 垂直沟道功率器件的结构分类 4 5 为了改善某些参数的特性，如提高工作电流、提高工作电压、降低导通电阻、提高开关特性等有不同的结构及工艺，许许多多新的器件结构和工艺技术被开发出来投入生产它们具有不同的特点及应用。现研究的三类分立式垂直沟道型功率 M O S F E T 结构，V V M O S、V D M O S、V U M O S.1.2.1 V V M O S 的简介 首先出现的横向双扩散技术较好地解决了提高电压和增大电流之间的矛盾，但管芯占用面积太大，器件的频率特性也受影响。1 9 7 4 年 S i l i c o n i x 和 I R I n t e r n a t i o n a l R e c t i f i e r 推出的垂直功率 M O S,习称 V V M O S(V-g r o o v e M O S F E T）较好的解决了这一问题.在这种结构图 2 中，表面沟道由 V 槽中的栅电压控制，电子从表面沟道出来后向下流动到漏区，这一段区域很长，称为漂移区，它是轻掺杂的。由于存在这样一个轻掺杂的漂-4-移区且电流向下流动，耐压可以提高而并不消耗表面的面积。在一块芯片上做许多单元并联，可提高电流。其之所以成功是利用了三个条件：M O S 大规模集成技术日益成熟（包括微米级的光刻，离子注入技术，自对准技术，大面积栅氧化的高成品率，多晶硅栅工艺）；双极型晶体管的双重扩散技术；各向异性与各向同性的化学腐蚀工艺与等离子刻蚀工艺。V V M O S 较之双极型晶体管有如下优点：输入阻抗高，从而功率增益大；电压控制，因此使用时电路简便，且和一切 M O S 集成电路兼容；温度稳定性好。V V M O S 也存在着缺点：靠腐蚀形成 V 型槽，这很难精确控制；V 槽的栅氧暴露易受离子沾污，造成阈值电压不稳定，成品率及可靠性下降；源与栅的金属化需要为叉指形，这不能最有效的利用面积；V 型槽底部为尖峰，电场较大，使击穿电压受损。图 2 VVMOS结构示意图 Fig2 VVMOS structure 为了克服这些缺点 V.A.K T e m p l e 1 0 等人提出了垂直 U 槽结构见图 3 -5-图 3 VUMOS结构示意图 Fig3 VUMOS structure 这里的 U 槽是通过控制腐蚀 V 槽的两个斜面刚进入 N 漂移区但还未相交时停止腐蚀得到的。当这种结构的栅极施加正偏压时，不仅在 P 型沟道区中会形成反型层，而且在栅极覆盖的 N 漂移区中还会产生积累层，于是源极电流如图 3 中虚线所示那样分配到漏极。适当选取栅极覆盖的漂移区宽度，可大大减小导通电阻，同时避免 V 槽顶端强电场的产生。但 U 槽同样存在难于控制，腐蚀栅氧暴露的问题。1.2.2 V D M O S 简介 1 9 7 9 年 H.W.C o l l i n s 等人 3 2 提出了一种不需要腐蚀 V 槽或 U 槽并且不暴露栅氧化层的垂直双扩散 M O S 习称 V D M O S 其结构如图 4 所示 图 4 VDMOS结构示意图 Fig4 VDMOS structure -6-V D M O S F E T 是在保留和发挥早期平面型功率 M O S F E T 本身优点的基础上提出的,是采用了自对准双扩散工艺，以多晶硅栅作为掩膜，利用两次扩散的横向扩散差形成导电沟道。图 4 所示。在这个平面功率 M O S F E T 中，其中多晶硅栅被埋藏在源极金属下面，体扩散在公共漏极区域中形成盆状。电流从源极流出，经过硅上部表面形成的沟道，然后垂直流过漏极，到达芯片的底部。在这种结构中，相邻体扩散之间的间隔不能做的很小，因为这样会导致盆之间的 J F E T 区域被夹断，致使导通电阻 RD S(o n)增大。因此，平面功率 M O S F E T 的单元密度受其沟道长度以及相邻体扩散之间间隔的限制。V D M O S 较好地克服了 V V M O S 和V U M O S 地缺点，使器件耐压水平、可靠性和制作工艺方面前进了一步，发展很快。目前耐压大于 1 0 0 0 V 电流几十安的器件很常见。但由于其本身固有的寄生 J F E T 效应限制了导通电阻的进一步降低,其导通电阻仍然较高。要降低导通电阻，就要减小 N-漂移区的厚度和电阻率，但这样又会使器件的耐压降低。导通电阻和耐压之间这一矛盾成为功率半导体器件进一步发展的主要矛盾。1.2.3 V U M O S 简介 随着 V L S I 技术的飞速发展，为进一步降低功率 M O S F E T 的导通电阻,R D S(o n)，D u e d a等人 4 于 1 9 8 5 年提出了 V U M O S 结构。现在商品化的第三类功率 M O S F E T 结构 V U M O S，它是用 U 型槽取代 V V M O S 的 V 型槽。有趣的是，它没有从挖槽工艺 V V M O S 直接演变而来的,当初在提出垂直 U 槽结构来改进 V M O S 的雏形后，但由于当时工艺不成熟，U 槽同样存在难于控制，腐蚀栅氧暴露等问题。只能只有当平面型的 V D M O S 出现后，才有了新一代的功率半导体器件的突破.如图 5,该结构首先在 n -外延层上扩散形成 p -基区,然后通过刻蚀技术形成深度超过 p -基区的沟槽,在沟槽壁上热氧化生成栅氧化层,再用多晶硅填充沟槽,利用自对准工艺形成 n +源区和 p +区,背面的 n +仍旧为漏区,在栅极加上一定正电压后,沟槽壁侧的 p -基区反型,形成垂直沟道。该结构消除了寄生 J F E T 效应,与 V D M O S 相比可进一步降低导通电阻。-7-图 5 T r e n c h M O S F E T 的基本结构 Fig5 T r e n c h M O S F E T b a s i c s t r u c t u r e T r e n c h M O S F E T（又称 T M O S，U M O S 或 R M O S）作为一种新型垂直结构器件，在 V D M O S的基础上发展起来，两者均属于高元胞密度器件。但有 U M O S 有许多性能优点：如更低的导通电阻、低栅漏电荷密度，从而有低的导通和开关损耗及快的开关速度。同时由于T r e n c h M O S F E T 的沟道是垂直的，故可进一步提高其沟道密度，减小芯片尺寸。符合了功率 M O S 的最小特征尺寸变小，单元器件的尺寸也就越来越小的市场要求。图 6 是典型平面 P 沟道 T r e n c h 增强型 M O S F E T 的结构示意图。它用一块 N 型硅半导体材料作衬底（N+），在其面上外延生长了一个另一个 N 型区（N-）作为漏极，再在上面扩散一个 P 型沟道，在 P 型沟道内刻蚀出一个沟槽，通过氧化物和多晶硅的结构形成栅极，在栅极两测通过离子植入形成源极，最后用金属化的方法各个在栅极、漏极和源极做成三个电极.图 6 Power MOSFET 器件结构示意图 Fig6 Power MOSFET structure -8-从图 6 中可以看出栅极 G a t e 与漏极 D r a i n 及源极 S o u r c e 是绝缘的，D 端与 S 端之间有两个 P N 结。一般情况下，衬底与源极在内部连接在一起。要使增强型 P 沟道 M O S F E T 工作，要在 G、S 之间加正电压 V G S 及在 D、S 之间加正电压 V D S，则产生正向工作电流 I D。改变 V G S 的电压可控制工作电流 I D。若先不接 V G S(即 V G S 0)，在 D 与 S 极之间加一正电压 V D S，漏极 D 与衬底之间的 P N结处于反向，因此漏源之间不能导电。如果在栅极 G 与源极 S 之间加一电压 V G S。此时可以将栅极与衬底看作电容器的两个极板，而氧化物绝缘层作为电容器的介质。当加上 V G S时，在绝缘层和栅极界面上感应出正电荷，而在绝缘层和 N 型衬底界面上感应出正电荷。这层感应的正电荷和 N 型衬底中的多数载流子的极性相反，所以称为“反型层”，这反型层有可能将漏与源的两 N 型区连接起来形成导电沟道。当 V G S 电压太低时，感应出来的正电荷较少，它将被 N 型衬底中的电子中和，因此在这种情况时，漏源之间仍然无电流I D。当 V G S 增加到一定值时，其感应的正电荷把两个分离的 N 区沟通形成 N 沟道，这个临界电压称为开启电压（或称阈值电压、门限电压），用符号 V T 表示。当 V G S 继续增大，负电荷增加，导电沟道扩大，电阻降低，I D 也随之增加，并且呈较好线性关系。除了上述采用 N 型硅作衬底形成 N 型导电沟道的 N 沟道 M O S F E T 外，也可用 P 型硅作衬底形成 N 型导电沟道的 N 沟道 M O S F E T。这样，M O S F E T 的分类如图 7 所示。图 7 Power MOSFET 器件分类 Fig7 Power MOSFET sort 1.3 垂直沟道功率器件重要参数 4 5 开关电源芯片包含一个功率开关，用于控制输入电源流经电感的电流。大多数开关电-9-源设计选择 M O S F E T 作开关。按 M O S F E T 原意，M O S 代表金属(M e t a l)氧化物(O x i d e)半导体(S e m i c o n d u c t o r)，即以金属层(M)的栅极隔氧化层(O)利用电场的效应来控制半导体(S)。F E T(F i e l d E f f e c t T r a n s i s t o r 场效应晶体管)的名字也由此而来。漏源之间的电流通过一个沟道(C h a n n e l)上的栅(G a t e)来控制。然而我们从图 5 中可以看到，栅极并不是金属做的，而是用多晶硅(P o l y)来做栅极，这也就是图 5 中所注明的硅栅极(S i l i c o n G a t e)。作为功率 M O S F E T 来说，有两项参数是最重要的。一个是 R D S(o n)，即通态时的漏源电阻。另一个是 Q g，即栅极电荷,实际即栅极电容。当为高侧 M O S F E T（控制管）只在很短的时间内导通，所以开关损耗远大于传导损耗，这种损耗在高开关频率下非常明显。这样减低器件的开损耗比降低通态电阻更为重要。选择较低的栅极电荷,实际即栅极电容比低的导通电阻 RD S(o n)更为重要。当为低侧 M O S F E T,即为同步整流器，大部分时间是导通，所以传导损耗远大于开关损耗，必须选择低的导通电阻 RD S(o n)，以减小导通状态下的静态损耗。M O S F E T 完全打开时，导通电阻 RD S(o n)是一个关键指标，M O S F E T 的功耗随导通电阻变化很大。开关完全打开时，M O S F E T 的功耗为 I D 2 与 RD S(o n)的乘积。如果 RD S(o n)为 0.0 2 W，I D 为 1 A，则 M O S F E T 功耗为0.0 2*1 2=0.0 2 W。在稳态（M O S F E T 连续导通）情况下，M O S F E T 栅极阻抗极高，典型的栅极电流在纳安级，因此，这时栅极电容引起的功耗则微不足道。M O S F E T 制造商在坚持不懈地开发低导通电阻的 M O S F E T，以满足低静态功耗的需求。（1）通态漏源电阻 RD S(o n)为降低 RD S(o n)，先要分析一下 R D S(o n)是由哪些部分组成。图 8 列出了器件中的各部分R DS(o n)=Rs o u r c e+Rc h+RJ+RD+Rs u (1-1)图 8 Power MOSFET 器件结构示意图 Fig8 Power MOSFET structure -10-决定导通电阻 RD S(o n)的主要电阻包括：Rs o u r c e：由于 n+区参杂浓度很高，所以源区，扩散区电阻很小，因此这一部分电阻相对于组成 RD S(o n)的其他电阻而言是可以忽略的。RC H：沟道电阻，即栅极下沟道的电阻。对于低压 M O S F E T,RC H是构成 RD S(o n)的重要参数。沟道宽长比，栅氧厚度和栅极电压的变化都能影响 RC H的变化。为了降低沟道电阻，进一步增加原胞密度,也可以采用挖槽工艺。通常称为 t r e n c h M O S F E T，如图 5。沟槽结构的沟道是纵向的，所以其占有面积比横向沟道为小。从而可进一步增加原胞密度。RJ：J F E T 电阻，是指当加栅压时，n+外延层中的电荷在栅极下表面产生积累，在沟道和 J F E T区之间形成一条电流通路。这一积累层电阻就是 RJ.RJ受积累层电荷和表面载流子迁移率的影响。沟槽式结构也为降低 J F E T电阻带来好处。从上述图 5中也可以看出，原结构中的J F E T在沟槽型结构中已经消失。这也就使其 RD S(o n)得以进一步下降。然而沟槽式的缺点是其工艺成本要比原平面型的结构较高。RD：漂移层电阻，主要是外延层中的电阻。一般做功率 M O S F E T都采用外延片，外延层是在低阻衬底的硅片上生长一层高阻层，高阻层用来承受高压，低阻衬底作为支撑又不增加很多电阻。在外界电压的作用下，载流子(电子或空穴)在这些区域中做漂移运动的，所以相应产生的电阻称做漂移区电阻。对于高压 M O S F E T，漂移层电阻时决定导通电阻最重要的因素。为了减小器件的体电阻 R D。上面已经提到，当要求 M O S F E T工作于较高电压时，必需提高器件的电阻率。在双极型晶体管中(晶闸管也一样)，有少数载流子注入基区来调节体内电阻，所以器件电阻率的提高对内阻的增加影响较小。但 M O S F E T则不属于双极型晶体管，它依赖多数载流子导电，所以完全是以外延层的电阻率来决定其 R D。因而使 M O S F E T的 R D S(o n)与器件耐压有一个大概 2.4到 2.6次方的关系。即要求器件的耐压提高时，其R D S(o n)必然有一个十分迅速的上升。Rs u b：对于高压 M O S F E T,Rs u b可以忽略。但是对于低压 M O S F E T,特别时击穿电压小于5 0 V 的器件，Rs u b会对 RD S(o n)产生较大的影响。（2）栅电荷 Q g M O S F E T常常用在频率较高的场合。开关损耗在频率提高时愈来愈占主要位置。降低栅电荷，可有效降低开关损耗。为了降低栅电荷，从减少电容的角度很容易理解在制造上应采取的措施。增加绝缘层厚度(在这儿是增加氧化层厚度)当然是措施之一。减低电容板一侧的所需电荷(现在是降-11-低沟道区的掺杂浓度)也是一个相似的措施。此外，就需要缩小电容板的面积，这也就是要减少栅极面积。缩小原胞面积增加原胞密度从单个原胞来看，似乎可以缩小多晶层的宽度，但从整体来讲，其总的栅极覆盖面积实际上是增加的。从这一点来看，增加原胞密度和减少电容有一定的矛盾。1.4 垂直沟道功率器件的工艺流程 8 垂直沟道功率器件 U M O S器件的硅片工艺流程中，沟道是在沟槽侧壁上形成的垂直结构，因而其制造工艺有它独特的地方。比如，前端的沟槽腐蚀和牺牲氧化等，后端的硅片背金等。整个工艺流程。如下：场氧化有源区曝光显影湿法腐蚀去胶增密TEOS 淀积增密Trench 曝光显影TEOS腐蚀去胶Trench腐蚀牺牲氧化湿法腐蚀栅氧原位掺杂/退火POLY1曝光显影POLY 腐蚀去胶注 B+推阱注 As+退火BPTEOS淀积回流孔 1 曝光显影AN ISO 孔腐蚀去胶注 BF2+注 B+回流Ti+TiNRTA 退火Al2SiCuAl 曝光显影Hardbake 处理UV 固胶Al1 腐蚀去 Si 渣TEOS 淀积SiN 淀积PAD 曝光显影Hardbake 处理钝化腐蚀去胶贴膜背面磨片Si湿法腐蚀揭膜背面金属蒸发 T r e n c h M O S 制作工艺的重点及难点有：（1）沟道（T r e n c h）腐蚀 沟槽腐蚀是U D M O S 工艺的重点，也是其制作难点。沟槽腐蚀的形貌对器件电学参数的影响很大。如果沟槽底部有尖角，电场汇集中在此尖角区域，因而器件的耐压大大减小。所以沟槽底部必须平坦圆滑。我们采用反应等离子刻蚀方法对硅进行腐蚀。（2）牺牲氧化 因为腐蚀完后的沟槽，其侧面和底部有很多缺陷，所以我们用氧化的方法减少并消除缺陷，这样可以得到质量较好的栅极氧化层。（3）多晶腐蚀 多晶腐蚀完后的整个管芯边缘腐蚀留下的多晶硅是用于栅极多晶连线，通过它来与栅极金属连接管芯的多晶栅极。管芯内部的多晶形貌是凹的，这是因为完全腐蚀源区上的多晶而加了一定的过腐蚀量。（4）接触孔的腐蚀 -12-此器件的孔腐蚀区别于一般 M O S，它的腐蚀重点不是裸硅，而是继续腐蚀硅 0.3微米。因而孔腐蚀需要两步完成，即第一步是腐蚀磷硅玻璃介质，这步腐蚀要找硅终点。然后是腐蚀硅，这一步使用时间来限制的。这两步孔腐蚀可以在同一腔体里完成。（5）背面湿法刻蚀 硅片完成金属布线之后，需要做背面减薄，背面减薄的损伤层可能影响到背面金属化的接触特性，也容易因应力问题而在后面的划片工序出现碎片事故。所以需要用湿法刻蚀将损伤层腐蚀掉；同时为了确保金属与衬底形成良好的接触，需要将表面形成的自然氧化层去除干净。也要考虑形成更为粗糙的背面表面，以便为下一步背面金属化时形成更大的接触面和更牢固的接触。（6）背面蒸发 背面蒸镀金属和硅片背面硅的黏附度如果不理想，在很大程度上将造成 RD S(o n)偏高，使器件导通时的静态功耗变大。所以多层金属体系的选择可使功率半导体器件从机械、电、热、可焊性、长期稳定性和固有可靠性等方面得到全面改善。同时要考虑到硅片应力的问题。1.5 本文研究背景和目的 功率器件包括功率 I C和功率分立器件，功率分立器件则主要包括功率 M O S F E T、大功率晶体管和 I G B T等半导体器件，功率器件几乎用于所有的电子制造业，应用的产品包括计算机领域，网络通信领域，消费电子领域；工业控制领域等。由于电子产品的需求以及能效要求的不断提高，中国功率器件市场一直保持较快的发展速度。市场上对功率器件提出的更小，更轻薄、更快，性能更可靠的需求，为了达到这些不断更新的性能指标，对的设计与制造工艺也提出了更高的要求。更从优化工艺条件、改进器件结构方面入手，现已研究并商品化了第三代垂直沟道功率器件结构 U M O S。在垂直沟道功率器件的硅片的制造工艺中，背金化已经成为很重要的制程步骤，并且对功率器件最为重要的参数 RD S(o n)影响很大。所以背金工艺的讨论变得更为重要和有意义。背金工艺是以硅片背面金属化为主，附之其他物理及化学工艺的综合技术。它是减小功率器件电能损耗、提高电子产品电能利用率的重要技术之一，也为太阳能电池，微机加工（M E M S）等新兴产品打下了基础。在传统的垂直沟道功率硅片背金工艺中，因为超薄硅片的过度研磨，金属附着面的粗糙度不匹配，单层金属蒸镀等问题直接降低了背面金属与硅片表面的粘附性，造成了硅片的早期失效。-13-本文分析了硅基 0.3 5 m U M O S功率器件的硅片制造工艺中背金工艺的流程和原理，并结合实际制造生成中的试验数据，就硅片背面粗糙化和背面金属蒸镀进行深入探讨，在设定背面粗糙化工艺时，分别讨论了在酸液和碱液腐蚀两套方案中，粗糙面和刻蚀速度随腐蚀液浓度，腐蚀时间长短的变化。需要得到了最佳的浓度，配比，刻蚀时间。在背面金属蒸镀设定时，讨论选用怎样的多层金属体系，以及适当的厚度比，选择硅片的预热温度，设定金属的预熔时间去优化工艺效果；并总结背金工艺产生中发生的缺陷，分析形成原因，提出相应的解决方法及研究方向。总的说来就是通过一系列的试验数据构建与完善一套完整的 0.3 5 m U M O S功率器件的硅片制造中的背金工艺流程。-14-2 0.35 m垂直沟道器件的硅片制造背金工艺简述 2.1 垂直沟道功率器件的硅片制造背金流程 背金工艺的一般业内标准流程如下所示：图 9 背金工艺流程 Fig 9 backside metal process flow 2.1.1 硅片正面保护 由于垂直沟道功率硅片在进行背金工艺流程时已经完成了对硅片正面的一系列工艺：栅极和源端的金属覆盖，钝化层都已经完成，所以在接下来的背金工艺中，需要对完硅片正进行有效地保护，以防止背金工艺对硅片正面的影响，(如减薄过程中的挂伤和污染、硅片背面粗糙化过程中的酸碱腐蚀)。业内常用的做法是对硅片表面进行贴膜。膜的材质要求能够抗击一般的机械挂伤和酸腐蚀，厚度应在 1 0 0 m 以上。-15-2.1.2 硅片减薄 前面已经论述过，功率器件的导通电阻来源主要于 Rs o u r c e，Rc h，RJ，RD，Rs u。如 1-1公式所示。其中 Rs u b是硅片自身所具有的电阻，硅片越薄，Rs u b就越小。因此，对硅片进行减薄工艺是业界目前普遍的做法；减薄工艺是通过对粗糙的磨头施加向下压力，通过磨头和硅片背面的摩擦来进行机械性的打磨，从而使部分硅脱离硅片整体，再用纯水将其清洗干净。硅片减薄过程中最为重要的是磨头的粗糙程度和研磨的速度。不同型号的磨头可以形成不同硅片背面的粗糙程度和应力的硅片表面，以配合之后工艺（背面粗糙化、背金蒸镀）；不同的研磨速度则会对减薄的均匀性产生影响，一般来讲，减薄速度越慢，均匀性越好。1 4 目前比较先进的设备可以把硅片减薄至 1 0 0 m 以内，但太薄的硅片会在接下来的工艺生产中带来极大的破片机会，所以工程人员一般会将硅片研磨至大约 1 0 0 2 5 0 m 不等（减薄前硅片约有 7 2 5 m）2.1.3 背面粗糙化 硅片背面粗糙化是指通过机械淹没或化学腐蚀等手段得到相对粗糙的硅片表面，以增大接触硅片和背面金属电极的接触面积，增强附着力。以利于下一步背面金属的附着提供最好的条件。目前业界有的公司是直接机械研磨，然后泡氢氟酸 H F去掉表面的自然氧化层,清洗后直接蒸镀。氢氟酸是去除氧化物的首选酸，却不刻蚀硅片。这种方法操作上比较简单，步骤较少。但是有两个缺点：研磨表面有严重的损伤层不能被反应掉，粗糙化程度不够高。业内都是用酸碱化学反应去加大硅表面的粗糙程度。硅片化学腐蚀实质是一个电化学过程。1 5 2.1.4 正面保护解除 当硅片背面粗糙化工艺完成之后，贴在硅片正面用于保护正面结构的保护膜便失去了保护的意义，应予以去除以便减少后续工艺对硅片的影响（主要是接下来的背金蒸镀所采用高温会造成保护膜上的胶的融化，难于去除）。正面保护解除俗称“撕膜”，可以采用