智能卡芯片的良率和可靠性提高.pdf

复旦大学硕士学位论文智能卡芯片的良率和可靠性提高姓名：康军申请学位级别：硕士专业：软件工程指导教师：於伟峰20070301论文独创性声明本论文是我个人在导师指导下进行的研究工作及取得的研究成果。论文中除了特别加以标注和致谢的地方外，不包含其他人或其它机构已经发表或撰写过的研究成果。其他同志对本研究的启发和所做的贡献均已在论文中作了明确的声明并表示了谢意。作者签名鏖呈论文使用授权声明日期：2 0 0 7，o b f 口本人完全了解复旦大学有关保留、使用学位论文的规定，即：学校有权保留送交论文的复印件，允许论文被查阅和借阅；学校可以公布论文的全部或部分内容，可以采用影印、缩印或其它复制手段保存论文。保密的论文在解密后遵守此规定。作者签名：傈耳导师签名日期：2 口P 1-o；f o摘要随着人们需求的不断提高，为了实现更多的功能，集成电路设计和制造工艺变的越来越复杂。传统的集成方法是先设计和制造出不同种类和功能的互补型金属氧化物半导体芯片，然后用一个印刷电路版把这些芯片整合起来。由于印刷电路版有严重的延时，可能造成整体芯片功能失效，为了解决这一问题，人们在设计的时候就把这些芯片整合起来，这样智能卡芯片就诞生了。首先，论文总结了智能卡芯片的可靠性和良率，提高智能卡芯片的良率和可靠性是非常重要的事情。其二，论文介绍了智能卡芯片的工作原理，如果我们能充分的懂得智能卡芯片的工作原理，我们能很好的提高智能卡芯片的良率和可靠性。其三，研究如何从设计和制造方面提高智能卡芯片的良率和可靠性。最后，论文介绍智能卡芯片在未来的发展方向。关键词：智能卡芯片可靠性电可擦写存储器知识产权电浆损坏电迁移良率可测性设计缺陷集成电路可制造性设计A b s t r a c tA st h ed e v e l o p m e n to fp e o p l e sr e q u i r e m e n t I n t e g r a t e dC i r c u i td e s i g na n dp r o c e s sb e c o m em o r ec o m p l e xt og e tm u l t i f o l df u n c t i o n T h ec o n v e n t i o n a li n t e g r a t e dm e t h o di st h a td e s i g na n dm a n u f a c t u r et h ed i f f e r e n tk i n do ft h eC M O Sc h i p T h e nu s eo n eP C Bt oi n t e g r a t et h ed i f f e r e n tk i n do ft h eC M o Sc h i p B e c a u s et h eP C Bh a ss e r i o u sd e l a yt i m e I no r d e rt os o l v et h i sp r o b l e mp e o p l ef o u n do u to n em e t h o dt h a ti n t e g r a t e dd i f f e r e n tC M O Sc h i pw h e nt h e yd e s i g n e d T h eS O C(S y s t e mo nc h i p)b e c a m et r u t h T h i sp a p e rf i r s t l ys u m m a r i z e st h er e l i a b i l i t ya n dy i e l do fS O C I ti sv e r yi m p o r t a n tt h i n gt oi m p r o v et h et e l l a b i l i t ya n dy i e l do fS O C S e c o n d l yt h i sp a p e ri n t r o d u c e st h ew o r kt h e o r yo fS O C i fw ew e l lk n o wt h ew o r kt h e o r yo fS O Cw ec a nw e l li m p r o v et h er e l i a b i l i t ya n dy i e l do fS O C T h ef o l l o w i n gc o n t e n ti st or e s e a r c hh o wt oi m p r o v et h er e l i a b i l i t ya n dy i e l do fS O Cf r o md e s i g na n dm a n u f a c t u r e A tl a s t，t h ep a p e rp u t sf o r w a r dt h ed e v e l o p m e n to fS O Ci nf u t u r e K e y w o r d s：S O CR e l i a b i l i t yY i e l dI n t e g r a t e dC i r c u i tE E P R O MI n t e l l e c t u a lP r o p e r t yD F TD F MP l a s m aD a m a g eE l e c t r om i g r a t i o nD e f e c t2第一章智能卡芯片的概念1 1 智能卡芯片产生微电子芯片是以集成电路为基础来设计的，然后把这些I C 芯片集成在印刷电路板上形成一个完整的系统，这样的系统正向高速、低功耗、低的电压方向发展，包括数字集成电路和模拟集成电路，要求系统能快速处理包括多媒体、网络等复杂的数据，虽然单个的I C 集成电路可以有很高的速度和较低功耗，但印刷电路板使得各个I C 集成电路产生延时，同时印刷电路板电路的可靠性问题和重量较重已经无法满足人们的需求。2 0 世纪9 0 年代，设计者们尝试将整个系统集成到一个或少数几个芯片上形成系统芯片，经过生产验证后发现可以很好的解决上述问题，提高整体的性能，同时也可以减少系统占用的面积、降低成本和功耗，使得智能卡芯片运用而生。1 2 智能卡芯片的定义与分类智能卡芯片，又名S O C(s y s t e mo nc h i p)片上系统，是指嵌入式系统为核心，以I P 复用技术为基础，集软硬件于一体，并追求产品系统最大包容的集成芯片，能在单一硅芯片上实现信息采集、信息转换、信息处理、信息存储和I O 等功能，将模拟及混合信号、射频、光电、生物电、数字信号电路集成在一块芯片上实现某种完整电子系统功能。从接触的界面可分为接触式S O C 和非接触式S O C，接触式S O C 通过直接的电性接触来实现卡机与卡片的沟通，如大家经常用的银行卡；而非接触式I c 卡主要通过电磁场的感应来实现卡机与卡片的沟通，如单位中用的门禁卡和公交车、地铁上用的交通卡。1 3 智能卡芯片的良率和可靠性概述智能卡芯片的良率是智能卡芯片的生产厂实际生产出来的智能卡芯片中扣除不良智能卡芯片后良品(合格品)所占的比例，是产品的技术性能指标，在产品制成后交付使用前，智能卡芯片生产者和购买者关心的重要项目，可以通过测量设备检测出来。随着大量的设计向1 3 0 h m 及其以下工艺转移，亚波长光罩蚀刻效应、更低的电源电压和增大的泄漏电流对良率有着重要影响。在良率低下与企业要满足市场需求之间形成了尖锐矛盾，提高良率对企业增强赢利能力极为重要，高的良率可以吸引更多的设计厂商来投片，从而充分利用生产厂的生产能力大规模生产，降低生产成本，获得最大利润。可靠性是指产品在规定的时间内和规定的条件下完成规定的功能的能力，是产品质量的重要指标之一，可靠性问题也是质量问题。产品的可靠性需要通过大量的分析实验，在调查研究等基础上，对可靠性的数据进行统计评估得到的。智能卡芯片的良率和可靠性都是通过产品的设计赋予的，而且通过制造过程中的全面质量管理来保证的，二者之间有着密切关系。不具备良率，基本的功能都没办法实现，可靠性是无从谈起的。同时，智能卡芯片如果缺乏可靠性，就容易出故障，尽管良率很高，却得不到长时间发挥功能，满足不了客户的使用要求，就会失去使用的价值。第二章工作原理2 1 智能卡芯片工作原理：以一片非接触式I C 卡(c o n t a c t l e s sc a r d)为例介绍S O C 的工作原理。I C 芯片由信号接收和发射的电磁感应L C A n t e n n a 电路；用于数据处理的c P u，具有程序化的功能，用硬件连接到卡片操作系统，将卡片程序化成特殊的应用，如购物消费、身份证、社保卡、就医卡；用于地址选择的R O M 用于高速缓存的S R A M；数据存储的非挥发存储器E E P R O M。非接触式I c 卡通过电磁场的感应来建立卡机与卡片的沟通，同时也利用卡机所提供的电磁感应能量转化成固定电源来供非接触式I c 卡内部电路使用。非接触式I c 卡(如图2-1)由I c 芯片和感应天线组成，并完全密封在一个标准的卡片中，无外露部分“1。当读写器对卡进行读写操作时候，读写器发出频率为1 3 5 6 M H z 的无线电波通讯信号，信号由两部分组成：一部分是电源信号，该信号被非接触式I c 卡接收后，与卡的L c 电路产生谐振，从而产生瞬间能量供给I c 卡芯片工作；另一部分则是数据信号，由非接触式I C卡的天线(A n t e n n a)接收，一般接受到的信号是模拟信号，模拟信号先经过模4数(A D)转换器转化成数字信号，在C P U 中的卡片操作系统(c a r do p e r a t i o ns y s t e m)识别是何中特殊的应用，如是购物消费，在只读存储器中寻址，并且在非挥发存储器E E P R O M 的相应存储单元中读取之前的旧数据，如消费卡会被读到账户余额，与输入数字信号(消费额)在C P U 中进行运算得到新的账户余额，在运算期间为了加速系统的运算速度，运算得到的中间数据会被暂时存储到高速缓存的S R A M 中，新的账户余额会被存储到非挥发存储器E E P R O M的相应存储单元中，实现对原有存储数据的修改。并把结果信号通过数摸(D A)转换器转化成模拟信号，并通过天线(A n t e n n a)发射信号反馈给读写器。非接触式I c 卡形成的读写系统具有简化的硬件结构和操作过程，并且在管理软件的支持下，可脱机的操作方式，使得读写更加方便快捷。图2 1用于地址选择的R O M 和用于高速缓存的S R A M 的存储原理比较简单，在这里就不作详细描述了。用于数据存储的非挥发存储器E E P R O M(E l e c t r i cE r a s a b l eP r o g r a mR e a dM e m o r y)存储原理相对比较复杂。下面重点来描述非挥发存储器的工作原理，非挥发存储器的一个简单的存储单元由一个选择门(S e l e c tG a t e)、一个控制门(C o n t r o lG a t e)和一个悬浮栅(F l o a t i n gG a t e)构成。电路图如图2-2 所示：(B o d y=O r)图2 2非挥发性存储器E E P R O M 的工作过程由擦除(E r a s e)、编程(P r o g r a m)和读取(R e a d)组成。s o c 芯片在出晶圆代工厂前一般有一道U VE r a s e 的工艺，因为生产过程中有许多设备产生的高密度电浆会使得E E P R O M 的悬浮栅中进入电荷，用U YE r a s e 工艺可以将悬浮栅中的电子中和掉，即不存0 或1。E E P R O M在工作中是用电来擦除(E r a s e)，在G 1 和D 2 处加电压1 5 5 伏、漏端(D 1)和源端电压为0 伏。选择门(S e l e c tG a t e)开启，同时N M O SB 开启使得控制门(C o n t r o lG a t e)上的电压为1 5 5 伏，硅中的电子在控制门(C o n t r o lG a t e)上高电压的作用下穿过T u n n e lO x i d e 进入悬浮栅(如图2 4 所示)。擦除(E r a s e)后存入的状态是“0”，可以用读去(R e a d)来确定存储的状态，在G l处加电压4 5 伏、D 2 处加电压2 5 伏、漏端(D 1)电压为1 5 伏和源端电压为0 伏。选择门(S e l e c tG a t e)开启，同时胁o sB 开启使得控制门(C o n t r o lG a t e)上的电压为2 5 伏，硅中比没做电擦除(E r a s e)和编程(P r o g r a m)的参考单元电子少，漏端(D 1)的电流I d 小于相同读取(R e a d)条件下的参考单元漏端电流I d。一)，电流比较的结果确定存入状态“0”。从图2 3 中擦除(E r a s e)后I V 曲线可以看到擦除(E r a s e)后硅中因为缺少电子，所以开启电压曲线右移，即开启电压变大。6图2-4E E P R O M 在工作中也是用电来编程(P r o g r a m)的，在G 1 加电压1 5 5 伏、D 2 处电压为0 伏、漏端(D 1)加电压1 5 5 伏和源端悬浮(F l o a t i n g)。选择门(S e l e c tG a t e)开启，同时N M O SB 开启使得控制门(C o n t r o lG a t e)上的电压为0 伏，悬浮栅中的电子在漏端(D 1)高电压的作用下穿过T u n n e lO x i d e 进入硅中(如图2-5 所示)。编程(P r o g r a m)后存入的状态是“1”，可以用读去(R e a d)来确定存储的状态，在G l 处加电压4 5 伏、D z 处加电压2 5 伏、漏端(D 1)电压为1 5 伏和源端电压为0 伏。选择门(S e l e c tG a t e)开启，同时N M O SB开启使得控制门(C o n t r o lG a t e)上的电压为2 5 伏，硅中比没做电擦除(E r a s e)和编程(P r o g r a m)的参考单元电子多，漏端(D 1)的电流I d 大于相同读取(R e a d)条件下的参考单元漏端电流I d。，电流比较的结果确定存入状态“1”。从图2 3 中编程(P r o g r a m)后I V 曲线可以看到编程(P r o g r a m)后硅中因为多电子，所以开启电压曲线左移，郎开启电压变小。7图2 5第三章为什么要大力发展智能卡芯片3 1 智能卡芯片用途：目前S O C 主要用在移动通信设备、数据通信设备、计算机及消费产品领域。例如，S O C 广泛应用于银行卡，I c 卡，电子身份证等卡片，给人们生活带来便利，S O C 在军事上还用在军舰、战车、飞机、导弹和航天器中，提高其精确性，可靠性及智能化是非常重要的任务。我国是世界上最大的消费类电子产品的生产国之一，巨大市场的需求决定着需要开发的S O C，但是移动通信和数字家电市场的核心芯片主要从国外进口，开发数字家电类S O C 已经为国内各大I c 设计机构、公司所看好，纷纷投入人力、物力进行这两个方面S O C 的研发工作。3 2 智能卡芯片优缺点：S O C 具有以下几方面的优势。第一，因为S O(2 产品多采用内部讯号的传输，所以功耗降低，适合电子产品小型化、便携化要求省电的发展趋向。第二S O C 将数颗I c 整合为一颗，可有效缩小电路板上占用的面积，从而使重量轻、体积小。第三，s o c 可在相同的内部空间内整合更多的功能元件和组件，从而丰富了系统功能。第四，S O C 使用内部信号传递，使得信号的传递距离缩短，信号的传输效率提升。第五，使用基于I P 模块的设计方法可以简化系统设计，缩短设计时间，从而降低了成本。不过，在实际应用中，由于芯片结构的复杂性增强，也有可能导致测试成本增加，及生产成品率下降。虽然，使用基于I P 模块的设计方法可以简化系统设计，缩短设计时间，但随着S O C 复杂性的提高和设计周期的进一步缩短，也为I P 模块的重用带来了许多问题：其一，要将I P 模块集成到S O C 中，要求设计者完全理解复杂I P 模块的功能、接口和电气特性，如微处理器、存储器控制器、总线仲裁器等。其二，随着系统的复杂性的提高，要得到完全吻合的时序也越来越困难。即使每个I P 模块的布局是预先定义的，但把它们集成在一起仍会产生一些不可预见的问题，如噪声，这些对系统的性能有很大的影响。I P 模块的标准化可以在一定程度上解决上述问题。过去，各个芯片设计公司、I P 厂商和E D A 公司以自己内部的规范作为设计标准，但随着S O C 设计的中心向用户端的转移，I P 模块的广泛使用，以及越来越多E D A工具的出现，这些内部标准已经无法适应S O C 设计的需要。为了解决I P 模块的接口和通信协议问题，S O C 的主要供应商开发了自己的S O C 片上总线结构标准，第四章怎样发展智能卡芯片技术?4 1 发展智能卡芯片所具备的技术基础4 1 1 深亚微米技术。1芯片的集成度在不断提升，同时向小的占用面积发展，必须发展小特征尺寸的器件，从0 1 5 u m，0 1 3 u m，9 0 n t o，6 5 r i m 到现在研究的4 5 m n。无论是芯片的设计仿真还是制造都会遇到困难。在设计中线与线的延时、器件与器件间干扰隔离必须加以重视。在制造中为了得到精确的线宽，需要采用2 4 8 n m。1 9 3 n m 甚至更小波长的曝光机；为了减小互连线带来的延时必须广泛采用铜互连和低K 介质。这些瓶颈问题的解决为智能卡芯片的发展起到巨大的推动作用。4 1 2 低电压、低功耗技术为了增加器件的速度，特征尺寸变小，同时栅氧化物的电性厚度交薄，闽值电压降低，使得漏电和功耗成为首要关注的问题。在设计中要求有适当9的工作电压与之相适应，电源工作电压由之前的5 伏以上或5 伏减小到现在的3 3 伏、1 8 伏、1 2 伏以及更小；C M O S 结构因为在0 和1 状态只有一个门开启，而只在状态转换的瞬间在V D D 和地之间有大的电流，大大减小了功耗，广泛得到应用。在生产S O C 芯片中，为了得到低漏电的栅氧化物，并且满足的小的阈值电压，栅氧化物采用高K 介质；在用特征尺寸和离子注入调节器件的电性参数时，注重静态漏电流I o f f 的降低。4 I 3 隔离技术的发展在0 3 5 u m 和更大特征尺寸的芯片中，器件间有相对较大的间隔，生产中器件间的隔离用区域局部氧化(L O C A LO x i d a t i o nO fS i l i c o n)来隔离。随着电路工作频率和集成度的提高，器件尺寸变小来提高速度和节省空间，使得器件间以及外界对芯片的影响交得严重。在0 2 5 u m、0 1 8 u m、0 1 5 u m，0 1 3 u m，9 0 n m 甚至更小特征尺寸的芯片的生产中采用浅沟道隔离(S h a l l o wT r e n c hI s o l a t i o n)，既可以使得在设计中减小芯片面积，又可以起到良好器件问的隔离。栅氧化物的电性厚度交薄，在S O C 后段的生产中，生产机器的电浆(P l a s m a)产生的巨大的静电将对栅氧化物有潜在的损坏性，在器件的设计中加入保护二极管，当静电过多造成高压差时，可以从保护二极管得到释放；在S O C 的封装过程中或成品后的使用过程中也经常会遇到瞬时峰值电压，同样对芯片的内部器件有潜在的损坏性，在设计中E S D 技术的应用成功的解决了这一问题(如图4-1)。1 04 1 4 不同电路的工艺兼容技术第二章中已经介绍过：一个I C 芯片由信号接收和发射的电磁感应L cA n t e n n a 电路；用于数据处理的C P U；用于地址选择的R O M；用于高速缓存的S R A M；数据存储的非挥发存储器E E P R O M 组成。L c 电路、C P U 逻辑电路、R O M、S R A M 在设计和生产中一般是用单栅器件实现；而非挥发存储器E E P R O M 使用叠褫(S t a c kP O L Y)的器件实现，在工艺上有很大的差异性，兼容性工艺的应用和先进设备的支持，解决了这个问题。兼容性工艺充分考虑到了技术和成本问题，如在工艺上采用双栅(D u a lG a t e)工艺，实现不同的栅氧化物的厚度满足高压和低压器件的需要；其中一层多晶栅被L c 电路、C P UL O G I C 电路、R O M、s R A M 和非挥发存储器E E P R O M 共用，以节省炉管的产能，降低成本；叠栅(S t a c kp o L Y)刻蚀技术的应用减少了刻蚀的次数；光罩掩膜技术的成熟和离子植入工艺的应用，可以精确的定义不同区域器件的电性参数，使得L c电路、C P UL O G I C 电路、R O M、S R A M 和E E P R o M 方便实现协同工作。4 1 5 软硬件协同设计技术目前一个完整的系统要包括软件和硬件，S O C 应该说是一个软件和硬件整合的系统。系统的设计与仿真必须将软件和硬件结合在一起进行，软件和硬件能相互配合协同工作才能增强系统的可靠性，高速、高质量的实现特定的任务，实现S O G 芯片的功能。软硬件协同说明、协同分析、协同设计、协同模拟和协同验证，可大大减少设计风险，缩短嵌入式软件的开发调试时间，同时在协同验证的环境中能够及时发现软件中存在的致命问题，避免在集成测试阶段重新进行软硬件的调整。4 1 6 安全保密技术电子商务的发展，使得安全可靠的进行网上支付和网上身份认证变的十分重要。为防止信息在网上截取、篡改或失密，可以利用S O C 的安全报文系统。S O C 的安全报文功能是指若S O C 中的某应用文件的某些操作(如读、写)在发卡时已经被设为安全报文形式，对S O C 的该应用文件进行这些操作的时候，终端发出的指令和S O C 的应答都必须采用带加密数据域的安全报文的形式，来保证终端和S O C 之间交换数据的可靠性“3。4 1 7 嵌入式I P 核设计技术如前所述的I C 芯片中，R O M、S R A M 和E E P R O M 都可以以I P 核形式来调用集成。(在第五章中详述)。这几个方面是进行S O C 开发时必须要认真考虑的问题，任何一个环节被忽视，都会在产品的性能和成本方面产生巨大影响。因此，研究开发S O C 首先应从市场需要出发，选定一个研究开发的目标，然后从上述几个方面着手考虑，确定S O C 系统定义、系统指标，同时反复进行系统仿真并且不断修正，最后才能确定S O C 的体系结构，并最终进行软硬件的开发。第五章智能卡芯片的良率和可靠性5 1 智能卡芯片设计对良率和可靠性的影响S O C 系统的设计方法的发展将趋向于虚拟单元的可重复使用，使得硅片类似印刷电路板，将即插即用的虚拟单元方便的集成在硅片上。S O C 设计需求的新设计方法必须满足缩短设计时间，降低设计的复杂度，保证设计性能的可测性，减少S O C 系统设计和实现的风险等条件。5 1 1 可测性设计对良率和可靠性的影响测试的基本目的是识别有缺陷的器件并防止它们流出制造厂，这是制造测试和扫描测试诊断要以全新的观点进行故障和良率分析的原因。与简单地将测试器件分箱装入合格失效桶的做法相比，新的诊断技术可被用于从有价值的数据中探测故障机制，最终隔离造成故障的根本原因和能够被校正的良率损失机制。在此，要采用测试技术来解决其它富有挑战性的任务，包括首次流片诊断和提高良率，这两个任务都需要有效地对无法通过测试的器件实施故障隔离。S O C 设计中的错误将直接影响产品的可靠性和延缓成品周期，检测设计中的错误是非常重要的，可测性设计是必需的，所谓可测性设计是指在进行系统设计的时候就充分考虑到测试的要求，用故障诊断的理论去指导系统设计。1。事实证明要对一个不具有可测试性的电路进行测试是没有正确结论的、1 2是徒劳的，这样设计的正确性就没法得到保证，如果将未知优劣的模块集成到芯片中，将存在潜在的可靠性问题，使得设计功亏一篑。只有把测试和设计结合起来，在设计时考虑到测试问题，提高电路的可测试性，才能简化和解决测试问题。可测试性包括可控制性和可观察性，是指检测电路中故障的难易程度。可控制性是指通过电路的原始输入向电路中的某点赋状态值(O或I)的难易程度。可观察性指通过电路的原始输出获得电路中某点的状态值(0 或1)的难易程度。D F T(d e s i g nf o rt e s t)技术包括扫描测试、内建自测试和I。测试等”。如要使得扫描测试电路具有可控制性：构成时序电路的触发器可以从外部设定状态；可观察性：触发器的状态容易观察，除了在设计中设计通常的工作方式，还需要增加测试工作方式，用控制信号使得全部的触发器以串行移位寄存器的方式工作。将系统内的寄存器时序元件重新设计而具有扫描状态输入，使测试数据从数据输入端通过各移位寄存器组成的数据通路串行移动，并在数据的输出端对数据进行分析，测试芯片。扫描测试也有其缺点，当电路复杂时候，如果数据以串行方式读出电路状态进行测试，将耗费大量的时间；读出的状态和测试激励需要占用大量的存储空间来分析，测试效率降低。内建自测试能简化测试，提高测试效率，内建自测试是在集成电路里增加产生激励和测试分析的电路，芯片既能完成逻辑功能，又能在给定外部测试命令时进行自我测试分析，输出测试的结果。因为电路中设计了测试图案生成部件、扫描测试电路和测试结果的输出部件，所以不需要另准备外部测试图案和测试设备。这样虽然增加了电路的复杂性，并且增加了电路的延时和面积，但节省了测试时间和节约了需要存储的数据量。S O C 中嵌入的I P 模块多使用内建自测试系统，即使被嵌入到复杂的系统中，仍然可以快捷、准确地进行测试去发现电路的逻辑故障，保证电路的可靠性。I。测试是一种电流测试方法，通过测试可以发现电路中连接故障、栅氧短路故障和一些电压测试不能发现的故障，其方法是在上电复位后，用一定频率的测试代码激励测试芯片，使芯片内部的节点具有一定的电位状态，然后测量芯片电源节点上的I。电流，如果在器件制造中存在缺陷，如栅氧短路，测试的电路就增大，超出标准范围”1。S O C 芯片测试问题很突出，在$0 C 设计过程中只在所有的内核和用户定义逻辑被集成到一块系统芯片后才进行制造和测试，为了减少故障，保证可靠性需要注意到更多的细节。电路中不要设计异步反馈环路，使得模块更容易初始化；避免时序元件的数据与时钟间的竞争；在功能单元周围加入多路选择器，使各单元可以独立的进行测试；测试环节有内核内测试和内核间测试，必须综合考虑总的测试时间、功耗和占用面积，同时需要对内核内测试和内核间测试的测试顺序进行合理的安排，不能影响到各内核的初始化和最后状态。5 1 2I P 模块应用于$0 C 设计对良率和可靠性的影响S O C 芯片需要集成一个复杂的系统，这导致了它具有比较复杂的结构，而且如今电子产品的生命期正在不断缩短，这要求芯片的设计在更短的周期内完成。如果是从头开始完成芯片设计，显然将花费大量的时间、人力和物力。I P 模块(I P 模块是一种预先设计好，已经过验证，具有某种确定功能的集成电路、器件或部件)的出现改变了设计者的设计方法，人们的各种设计思想以商品形式进入器件设计市场，设计者可以从市场上购买经过验证的I P模块在S O C 芯片设计中调用，从而简化芯片的设计，缩短设计时间，提高设计效率。而且使用成熟优化的I P 内核模块来进行设计集成和二次开发，提高系统设计的可靠性。购买内核模块不仅可以降低开发风险，还能节省开发费用。据统计：大多数设计者希望自己设计中9 0 的芯片面积用嵌入的内核，有4 0 到6 0 的设计者用别人已经设计好的I P 模块，剩余1 0 的芯片面积是专用面积由自己设计。S O C 的设计基础是I P(I n t e l l e c t u a lP r o p e r t y)复用技术，这种I P 模块为基础的设计方法将系统分为很多个子系统，如嵌入式的存储器、处理器、数据放大器、数据差错校正器等；在系统级划分软硬件界面，确定各个功能1 4模块；进一步细分各个功能模块，在一定的延时、功能、可配置性、功耗与面积的约束下对这些功能模块进行设计，这些模块是经过验证的，有标准的接口，以实现R T L 级(R T L 级是以时钟节拍为标准，描述模型在每个时钟周期触发的事件和相应的行为)；接下来芯片集成的设计者从模块的设计者得到各个抽象层次的设计模型，在各个层次进行仿真、验证和参数的评估，并且根据仿真的数据来调整系统结构，修改已经存在的不匹配的模块和增加新的功能模块确保设计的正确性，同时在系统级进行性能分析和对软硬件进行功能的验证。在S O C 选择模拟电路的位置要极其谨慎，在设计中版图的布局对S O C 的可靠性有很大的影响，例如：最好将高速、单端i o 等噪声最高的数字部分尽量远离模拟电路。要在模拟电路留出物理区域作为保护环以隔离数字噪声。敏感电路的电源引脚应和噪声较高的部分分离。模拟电路时钟必须具有极低的抖动和较高的准确性，所以引向模拟电路的连线要很短，然后再连向数字电路。5 1 3V F M(d e s i g nf o rm a n u f a c t u r e)对良率和可靠性的影响如今虽然半导体设计和制造成本急剧提升，但由于人们需求的不断提高，各个设计和晶圆代工企业为了占有更大的市场，使半导体制造向9 0 h m 以及更先进工艺发展，伴随着这一进程的不断加快，可制造性设计(D F M)成为目前非常热门话题。晶圆代工企业因为拥有大量制造经验的而被寄予厚望。业界专家建议，I c 设计师应该加强同晶圆代工企业的合作。D F M(d e s i g nf o rm a n u f a c t u r e)是把制造数据和存在的问题转移到I c 设计人员的手中，使得先进工艺制造资料与工具配合模型进行I c 设计，在不影响芯片尺寸及芯片效能的情况下，缩短芯片从设计到量产的时程，提高芯片的初期良品率，同时确保芯片设计的投资效益”1。为什么要大力发展可制造性设计(D F 吣昵?其一，据估计9 0 纳米器件的一次性设计成本约为1 5 0 万美元，6 5 纳米节点是4 0 0 万美元。因此，对于自己没有晶圆厂的设计公司(F a b l e s sd e s i g nh o u s e)需要把新设计的I C 芯片交给晶圆代工厂生产，遇到的关键问题不仅是低良率问题，还有由于设计问题在生产中发现，需要重新设计和制造I C 芯片，它们的开支又是数百万美元。对于更小的公司，重新设计和制造I c 芯片会威胁到公司的生存。其二，从0 1 3 u m 制程开始，设计复杂度已经与深亚微米制造有冲突：精确的设计规则和布局与长有图形的硅晶圆上芯片良率不相配；系统机制导致的良率损失成为最主要的问题。这个趋势使得制造的初期良率和成熟期良率都变低。而且新一代工艺比上一代工艺更差，尽管新一代有先进的度量技术和产量管理。这种取决于系统的、与图形有关的良率损失，也被称作特征尺寸限制的良率损失，直接归咎于设计布局。在9 0 纳米光刻时，特征尺寸限制的良率损失是缺陷导致的三倍。这是一个非常重要的问题，我们必须在解决由其他参数引起的良率问题之前先解决它。这些问题都迫使设计和制造之间需要有更好的关系一根据制造来设计。如果能够正确实施D F M，就可以避免与现有制造工艺不一致的设计，避免需要多余步骤或手工工艺的设计。对于保证其可靠性、可测试性、可返工性及耐用性至关重要。缩小的工艺窗口、光学逼近校正(O P C)和相位移掩膜(P S M)的不匹配、新工艺新材料引起的变化使得人们不得不采用D F M。解决方案包含了集成的掩膜到晶圆的基础构造，当务之急是获得亚精度的特征尺寸以能够在硅晶圆上正确地印制电路。这个过程需要设计人员、E D A 工具制造者、光学逼近校正O P C 设计人员、光刻机供应商和掩膜供应商一起共同努力。因为印制在硅晶圆上的特征图形尺寸要小于曝光的光波长。我们需要一个双向的道路和模拟，在不同设计问轻微地调整工艺以保证良率，并把设计特征与设计的关键方面同制造方联系起来确保良率。控制密度以防止芯片内的密度变化，现在对于虚拟填充有了越来越严格的要求。为了适应设计的复杂度，光学逼近校正(O P C)已经由基于规则的校正演变为基于模型的校正。通常来说，如果O P C 布局有任何改变，那么整个的掩膜层都需要重新制作。我们使用一种可重新配置的O P C 技术来局部她做一些改变，这样设计人员可以利用已有的O P C信息。该技术可以把不必要的区域替换掉，并修复被替换区周围区。这种方1 6法的使用还包括改变掩膜，晶圆厂生产线重新定标准、检验和修复。通过检验和修复，设计人员可以处理O P C 层，使用检验工具找出需要修正的地方，只做一个局部的修正9 1。当同一个芯片转到另一个晶圆生产线时需要重新定标准，O P C 可以根据光刻机镜头的差别调节到适合某一特定的晶圆生产线，而不是简单地拷贝掩膜版的配置。利用O P C 工具的输出结果，并在我们的系统上运行它们，模拟最好的对焦和曝光，然后模拟工艺窗口并检查在设计中可能印制错误的点。这给客户提供了回复并修改O P E 的选择，因而设计图案能够在工艺窗口中被正确地印制。5 2 智能卡芯片制造中对良率和可靠性的影响生产制造中主要涉及到的是工艺可靠性，工艺可靠性的实施是一项综合工程，为了保证工艺可靠性要求的实现，需从生产中的所有主要环节，如原材料、设备、工艺控制和环境等方面考虑，如果某个或多个方面发生异常，必须采取相应的措施加以改进。下面以实际制造中的一些经验阐述制造中注意的细节来提高S O E 的良率和可靠性。5 2 1 钛T i 的残留物工艺可靠性技术的一个重要方面是通过工艺参数的监测来发现工艺过程中的缺陷，然后对缺陷进行改进。在0 3 5 u r n 特征尺寸的S O E 研发制造过程中，当我们把制造好的产品进行工艺电性参数的测试时，发现元器件N M O S 和P M O S的阈值电压和饱和电流都很正常，但是栅漏问和栅源间的测试漏电流很大，有的测试区域呈现短路的情形。如图5-1 是一个测试栅漏间和栅源间隔绝程度的微电子测试图。测试条件为：在漏端加1 5 伏的电压，去测量漏端、栅端、源端的电流。在工艺过程正常的的情况下，漏端、栅端、源端的电流在p A 量级，然而我们的测试结果显示漏端和栅端的电流都在I n A 量级，而且数值基本相等(I _ 略大于10 同样当在源端加1 5 伏的电压，去测量漏端、栅端、源端的电流，测试结果显示源端和栅端的电流都在l】1 A 量级，而且数值基本相等(I-略大于I-)这种测试结果告诉我们栅漏间或栅源间存在某种物质，使得栅漏间或栅源间产生了短路。NT y p e漏栅源P T y p e漏栅源图5-1将S O C 芯片中有问题的测试栅漏间和栅源间隔绝程度的微电子测试图(T e s tk e y)做透射电镜T E M(T r a n s m i s s i o nE l e c t r o nM i c r o s c o p e)的分析，透射电镜T E M 的工作原理为从电子枪发出的电子束，经过会聚透镜的作用，使束斑直径进一步缩小，并聚焦于试样表面，由于试样很薄(2 A 1(O H)3+3 H 2(3)图5 2 5怎样减小铝被溶解呢，我们需要产生一个弱酸的水槽环境，在晶片进入水槽前，先通入C 0 2 气体(5 升分钟)，C 0 2 使得水槽呈弱酸性。将从碱性槽带入的氢氧O W 离子中和，阻止O r 在水中的活性。实验的结果证实了我们的理论推测，整个在水槽中的5 分钟制程过程，我们都不停通入C 0 2(5 升