10783-数字系统设计与PLD应用技术mkp.docx

广西高等教育自学考试大纲课程名称：数字系统设计及PLD应用技术 （2011年6月版） 课程代码：10783广西高等等教育自自学考试试大纲课程名称称：数字字系统设设计及PPLD应应用技术术课程代代码：1107883 实实践环节节：1007844.课程程性质与与设置目目的和要要求一、 课程性质质、地位位和任务务数字系统统设计与与PLDD应用技技术是高高等教育育自学考考试电子子信息工工程专业业（独立立本科段段）考试试计划中中的一门门重要专专业课。随随着电子子信息技技术的迅迅猛发展展，现代代电子产产品的设设计技术术发生了了革命的的变化，国国外已广广泛采用用了电子设设计自动动化（EEDA）技技术。利利用EDDA技术术，电子子系统工工程师可可快速方方便地实实现数字字系统的的集成。为为了适应应电子信信息技术术发展的的潮流和和国际竞竞争对人人材的需需要，在在本科生生中进行行EDAA技术的的教学已已成为当当务之急急。本课程的的任务是是：通过过课堂教教学和学学生实际际课程设设计实验验的锻炼炼，使学学生掌握握数字系系统与PPLD应应用相关关的基本本知识，掌掌握现代代数字系系统的设设计思想想和方法法，并具具有动手手设计简简单电子子系统的的能力。让学生使用EDA技术，完成数字电路及系统的自动化设计。通过本课程的学习，要求学生能够掌握EDA工具软件的使用方法和硬件描述语言（Verilog HDL）的编程方法。掌握EDA工具软件的编辑、编译、综合、仿真、编程下载和硬件验证等基本操作，掌握硬件描述语言的语法规则和描述方式，能用硬件描述语言完成数字电路常用组合逻辑和时序逻辑道路的设计，并初步具有数字系统的设计能力。二、本课课程的基本要要求1熟悉悉EDAA设计流流程。2熟悉悉EDAA工具软软件的使使用方法法，掌握握EDAA技术的的原理图图输入设设计法，掌掌握用原原理图输输入法实实现多层层次系统统电路的的设计。3熟悉悉Verriloog HHDL设设计模块块的基本本结构，熟熟悉Veerillog HDLL的语言言规则，熟熟悉用VVeriilogg HDDL实现现各种类类型数字字电路及及系统设设计的方方法。4了解解可编程程逻辑器器件的分分类、结结构及特特性，了了解可编编程逻辑辑器件的的编程方方法。5熟悉悉EDAA技术的的应用，掌掌握数字字电路常常用组合合逻辑和和时序逻逻辑道路路的设计计，并初初步具有有数字系系统的设设计能力力。通过本课课程的学学习，目目的是使使学生从从功能电电路设计计转向系系统设计计，由传传统的通通用集成成电路的的应用转转向可编编程逻辑辑器件的的应用，从从硬件设设计转向向硬件软软件高度度渗透的的设计，从从而拓宽宽数字技技术知识识面和设设计能力力。课程程的基本本要求是是掌握数数字设计计的基本本方法，算算法的设设计方法法， VVHDLL语言的的基本概概念、语语法特征征和应用用，以及及PLDD的原理理、组成成及应用用。三、本课课程与相相关课程程的联系系本课程的的先修课课程为电电路分析析基础、CC语言程程序设计计、数字字逻辑电电路等信信息与通通信类专专业基础础课。.课程程内容与与考核目目标试卷中对对不同能能力层次次的试题题比例大大致是：“识记”为100%、“理解”为300%、“应用” 为660%。第一章 EDDA技术术概述一、课程程内容1、EDDA技术术及其发发展2 、TTop-dowwn设计计3 、数数字设计计的流程程4 、常常用的EEDA软软件工具具5、 EEDA技技术的发发展趋势势二、学习习目的与与要求本章介绍绍的是EEDA技技术的发发展，要要求掌握握数字设设计的流流程及常常用EDDA软件件工具。三、考核核知识点点与考核核要求1、EDDA技术术及其发发展，要要求达到到“识记”层次。2 、TTop-dowwn设计计，要求求达到“识记”层次。3 、数数字设计计的流程程，要求求达到“理解”层次。4 、常常用的EEDA软软件工具具，要求求达到“识记”层次。5、 EEDA技技术的发发展趋势势，要求求达到“识记”层次。第二章 FPGAA/CPPLD器器件一、课程程内容1、 PLDD器件概概述2、 PLDD的基本本原理与与结构3、 CPLLD的原原理与结结构4、 FPGGA/CCPLDD的编程程与配置置5、 FFPGAA/CPPLD器器件概述述6、 FPGGA/CCPLDD的发展展趋势二、学习习目的与与要求 本章介介绍的是是PLDD器件的的概述，要要求掌握握PLDD的原理理与结构构。三、考核核知识点点与考核核要求1、 PLDD器件概概述，要要求达到到“识记”层次。2、 PLDD的基本本原理与与结构，要要求达到到“识记”层次。3、低密密度PLLD的原原理与结结构，要要求达到到“识记”层次。4、 CPLLD的原原理与结结构，要要求达到到“理解”层次。5、 FPGGA的原原理与结结构，要要求达到到“识记”层次。6、 FPGGA/CCPLDD的编程程元件，要要求达到到“识记”层次。7、边界界扫描测测试技术术，要求求达到“识记”层次。8、 FPGGA/CCPLDD的编程程与配置置，要求求达到“识记”层次。9、 FPGGA/CCPLDD器件概概述，要要求达到到“识记”层次。10、 FPPGA/CPLLD的发发展趋势势，要求求达到“识记”层次。第三章 Quuarttus II集集成开发发工具一、课程程内容1 、基基于Quuarttus II进进行EDDA设计计开发的的流程2、Quuarttus II原原理图设设计3、Quuarttus II的的时序分分析4、编译译和仿真真5、计数数器7441611设计举举例二、学习习目的与与要求基于Quuarttus II进进行EDDA设计计开发的的流程以以及Quuarttus II原原理图设设计、时时序分析析、编译译和仿真真等，计计数器7741661设计计举例。三、考核核知识点点与考核核要求1、基于于Quaartuus III进行行EDAA设计开开发的流流程，要要求达到到“理解”层次。2、Quuarttus II原原理图设设计方法法，要求求达到“应用”层次。3、基于于Quaartuus III，用用742283（4位二进进制全加加器）设设计实现现一个88位全加加器，并并进行综综合和仿仿真，查查看综合合结果和和仿真结结果，要要求达到到“应用”层次。4、Quuarttus II的的优化设设置方法法，要求求达到“识记”层次。5、Quuarttus II的的时序分分析，要求达达到“识记”层次。6、基于于宏功能能模块的的设计，要要求达到到“识记”层次。7、锁相相环模块块，要求求达到“识记”层次。第四章 Veriilogg设计初初步一、课程程内容1、 VVeriilogg简介2、 VVeriilogg模块的的结构3、 VVeriilogg基本组组合电路路设计4、 VVeriilogg基本时时序电路路设计二、学习习目的与与要求通过本章章学习，正正确掌握握Verriloog语言言的基本本概念、语语法特征征，要求求应用VVeriilogg语言来来描述各各种实际际的电路路。要求求掌握基基于Veerillog语语言的组组合逻辑辑电路设设计和时时序逻辑辑电路设设计。三、考核核知识点点与考核核要求1、Veerillog语语言的特特点，要要求达到到“识记”层次。2、Veerillog模模块的结结构，要要求达到到“理解”层次。3、Veerillog基基本组合合电路设设计方法法，要求求达到“应用”层次。 例例：三人表表决电路路的Veerillog描描述4、Veerillog基基本时序序电路设设计方法法，要求求达到“应用”层次。第五章 Veerillog语语法与要要素一、课程程内容1、 Verriloog语言要要素2、常量量3、数据据类型4、参数数5、向量量6、运算算符二、学习习目的与与要求本章介绍绍的是VVeriilogg语法与与要素，要要求掌握握Verriloog语言言里的常常量、数数据类型型等各种种参数。三、考核核知识点点与考核核要求1、 Verriloog语言言要素，要要求达到到“识记”层次。2、常量量，要求求达到“理解”层次。3、数据据类型，要要求达到到“识记”层次。4、参数数，要求求达到“识记”层次。5、向量量，要求求达到“识记”层次。6、运算算符，要要求达到到“理解”层次。第六章 Veerillog行行为语句句一、课程程内容1、过程程语句2、块语语句3、赋值值语句4、条件件语句5、循环环语句6、编译译指示语语句7、任务务与函数数8、顺序序执行与与并发执执行二、学习习目的与与要求本章介绍绍的是VVeriilogg行为 ，要求求掌握VVeriilogg语言里里的各种种不同语语句的用用法。三、考核核知识点点与考核核要求1、过程程语句（initial、always），其中initial要求达到“识记”层次。always要求达到“理解”层次。2、块语语句（bbegiin-eend、forrk-jjoinn），其中中beggin-endd要求达达到“理解”层次。fforkk-jooin要要求达到到“识记”层次。3、赋值值语句（assign、=、<=），要求达到“理解”层次。4、条件件语句（if-else、case、casez、casex），要求达到“理解”层次。5、循环环语句（for、forever、repeat、while），要求达到“理解”层次。6、编译译指示语语句（deffinee、inncluude、iffdeff、ellse、enndiff），要求求达到“识记”层次。7、任务务（taask）与与函数（ffuncctioon），要求求达到“识记”层次。8、顺序序执行与与并发执执行，其其中并发发执行ll要求达达到“识记”层次。顺顺序执行行要求达达到“理解”层次。9、顺序序执行的的例子，要要求达到到“应用”层次。第七章 Veerillog设设计的层层次与风风格一、课程程内容1、结构构（Sttruccturral）描描述2、行为为（Beehavviouurall）描述述3、基本本组合电电路设计计4、基本本时序电电路设计计二、学习习目的与与要求通过本章章学习，要要求掌握握Verriloog语言言设计几几种常用用的描述述方法，并并能够编编写基本本组合逻逻辑电路路的设计计程序和和时序逻逻辑电路路的设计计程序。三、考核核知识点点与考核核要求1、Veerillog设设计的层层次，要要求达到到“识记”层次。2、结构构（Sttruccturral）描描述，要要求达到到“识记”层次。3、行为为描述的的特点，要要求达到到“识记”层次。4、门元元件的调调用，要要求达到到“理解”层次。5、行为为描述的的应用，要要求达到到“应用”层次。 例例：行为为描述的的1位全加加器6、数据据流描述述特点，要要求达到到“识记”层次。 例例：数据据流描述述的1位位全加器器，要求求达到“应用”层次。第八章 Veerillog设设计进阶阶一、课程程内容1、加法法器设计计2、乘法法器3、数字字跑表4、实用用多功能能数字钟钟 二、学习习目的与与要求通过本章章学习，要要求能够够利用VVeriilogg语言设设计几种种常用的的数字系系统，为为今后的的系统设设计打下下一个良良好的基基础。三、考核核知识点点与考核核要求1、加法法器设计计，要求求达到“应用”层次。2、乘法法器，要要求达到到“理解”层次。3、数字字跑表，要要求达到到“应用”层次。4、设计计一个可可预置的的16进制制计数器器，要求求达到“应用”层次。5、实用用多功能能数字钟钟，要求求达到“应用”层次。实践环节节一、 类型课程实验验二、考核核目的与与要求通通过上机机及使用用EDAA实验开开发系统统，加深深对课程程内容的的理解，增增加感性性认识，提提高Veerillog HDLL软件设计、编编写及程程序调试试能力。 要求所编的程序能正确运行，并提交实验报告。实验报告的基本要求为： 1、需求分析：陈述程序设计的任务，强调实验要做什么，明确规定： （1）输入的形式； （2）输出的形式； （3）程序所能达到的功能； （4）测试：包括正确的输入和仿真输出结果以及实验系统的输出结果。 2、概概要设计计：说明明所用到到的开发发工具、实实验的系系统、层层次设计计关系。 3、详详细设计计：提交交带注释释的VHHDL语语言程序序或以原原理图输输入电路路图。4、调试试分析：（1）调调试过程程中所遇遇到的问问题及解解决方法法； （2）经经验与体体会； （33）程序序所能达达到的功功能； （44）测试试结果：答应设设计输入入所实现现的结果果。三、实验验大纲实验总时时数为116学时时。数字系系统设计计与PLLD应用用技术课课程实验验实验一 Quuarttus II工工具软件件的使用用方法内容：11、Quuarttus II输输入设计计法的编编辑、编编译、仿仿真和编编程下载载的操作作过程。2、EDDA试验验仪的使使用方法法。实验二 原理理图设计计实验内容：11、用原原理图输输入法设设计设计计一位全全加器电电路，并并完成相相应的编编辑、编编译、仿仿真和编编程下载载的操作作。 22、用设设计好的的一位全全加器电电路，设设计4位位加法器器电路，掌掌握用原原理图输输入法实实现数字字系统的的层次化化设计。实验三 Veerillog HDLL编程实实验（11）内容：11、用VVeriilogg HDDL设计计编码器器（CTT741138）和和优先编编码器电电路。2、完成成编码器器设计的的编辑、编编译、仿仿真和编编程下载载的操作作。实验四 Veerillog HDLL编程实实验（22）1、 用Verriloog HHDL设设计计数数器（CCT7441611和CTT741160）电电路。2、 完成计数数器设计计的编辑辑、编译译、仿真真和编程程下载的的操作。实验五 Veerillog HDLL编程实实验（33）1、 用Verriloog HHDL设设计分频频器电路路。2、 完成分频频器设计计的编辑辑、编译译、仿真真和编程程下载的的操作。实验六系系统实验验（1）内容：11、完成成计时器器系统电电路的设设计。 22、完成成计时器器系统电电路的编编辑、编编译、仿仿真和编编程下载载的操作作。实验七系系统实验验（2）内容：11、按键键加法减减法电路路的设计计。2、完成成按键计计数电路路的编辑辑、编译译、仿真真和编程程下载的的操作。实验八系系统实验验（3）内容：11、电子子日历的的设计。 22、完成成电子日日历电路路的编辑辑、编译译、仿真真和编程程下载的的操作。.有关关说明与与实施要要求 一、 关于课课程内容容与考核核目标中中相关提提法的说说明本课程的的考核目目标共分分为三个个能力层层次：识识记、理理解和应应用，他他们之间间是递进进等级的的关系，后后者必须须建立在在前者基基础上。其其具体含含义为：识记：能能知道有有关的名名词、概概念、知知识的含含义，并并能正确确认识和和表述，是是最低层层次的要要求。理解：在在识记的的基础上上，能全全面把握握基本概概念、基基本原理理、基本本方法，能能掌握有有关概念念、原理理、方法法的区别别与联系系，是较较高层次次的要求求。应用：在在理解的的基础上上，能运运用基本本概念、基基本原理理、基本本方法分分析和解解决有关关的理论论问题和和实际问问题。“应用”一般分分为“简单应应用”和“综合应应用”，其中中“简单应应用”指在理理解的基基础上能能用学过过的一两两个知识识点分析析和解决决简单的的问题；“综合应应用”指在简简单应用用的基础础上能用用学过的的多个知知识点综综合分析析和解决决比较复复杂的问问题，是是最高层层次的要要求。二 、教教材数字系系统设计计与Veerillog HDLL第四四版，王王金明主主编，电电子工业业出版社社出版，220111年版。三、学习习指导方方法自学能力力的培养养是至关关重要的的，如果果能掌握握良好的的自学方方法，将将起到事事半功倍倍的效果果。为了了有助于于自学，以以便能更更好的掌掌握这么么课程，希希望同学学们在自自学过程程中注意意以下几几点：1、学生生自学时时，应先先仔细阅阅读本大大纲，明明确大纲纲规定的的课程内内容和考考试目标标及所列列各章中中考核的的知识点点和考核核要求，以以便突出出重点，有有的放矢矢地掌握握课程内内容。2、在了了解考试试大纲内内容的基基础上，根根据考核核知识点点和考核核要求，认认真阅读读教材，把把握各章章节的具具体内容容，吃透透每个知知识点，对对基本概概念和基基本原理理必须深深刻理解解， 对对基本方方法牢固固掌握，并并融会贯贯通，在在头脑中中形成完完整的内内容体系系。3、在自自学各章章节内容容时，能能够在理理解的基基础上加加以记忆忆，切勿勿死记硬硬背；同同时在对对一些知知识内容容进行理理解把握握时，联联系实际际问题思思考，从从而达到到深层次次的认识识水平。4、为了了提高自自学效果果，应结结合自学学内容，尽尽可能的的多看一一些例题题和动手手做一些些练习。在在指定教教材中，每每张中均均提供了了例题，这这些例题题多为实实际应用用的例子子，具有有代表性性，考生生应在自自学过程程中仔细细阅读，从从而帮助助理解概概念和应应用知识识；此外外，在各各章末均均附有丰丰富的习习题，动动手做练练习是达达到理解解、记忆忆、应知知应会的的好办法法。四、课程程学分本课程总总共五个个学分，其其中含实实验一学学分。五、对社社会助学学的要求求1、 熟知考试试大纲对对课程提提出的总总要求和和各章的的知识点点。2、 掌握各知知识点要要求达到到的能力力层次，并并深刻理理解对各各知识点点的考核核目标。3、 辅导时， 应以考考试大纲纲为依据据，制定定的教材材为基础础，不要要随意增增删内容容，以免免与大纲纲脱节。4、 辅导时，应应对学习习方法进进行指导导。提倡倡“认真阅阅读教材材，刻苦苦钻研教教材，主主动争取取帮助，依依靠自己己学通”的方法法。5、 辅导时， 要注意意突出重重点， 对学生生提出的的问题，不不要有问问即答，要要积极启启发引导导。6、 注意对应应考者能能力的培培养，特特别是对对自学能能力的培培养， 要引导导学生逐步步学会独独立学习习，在自自学过程程中善于于提出问问题，分分析问题题，做出出判断， 解决问问题。7、 要使学生生了解试试题的难难易与能能力层次次高低两两者不完完全是一一回事，在在各个能能力层次次中会存存在不同同难度的的试题。六、关于于命题考考试的若若干规定定1、本大大纲各章章所提到到的内容容和考核核目标都都是考试试内容。2、试卷卷中对不不同能力力层次的的试题比比例大致致是：“识记”为100%、“理解”为300%、“应用” 为660%。3、试题题难易程程度应合合理：易易、较易易、较难难、难比比例为：2：33：3：2。4、每份份试卷中中，各类类考核点点所占比比例约为为：重点点占655%，次次重点占占25%，一般般占100%。5、本课课程命题题采用的的基本题题型包括括填空题题、简答答题、程程序分析析、程序序设计等等。6、考试试采用闭闭卷笔试试，考试试时间1150分分钟，采采用百分分制评分分，600为及格格。附录 题型示示例（样样题）一、填空空题（220分）1、模块块声明包包括_、_、_几几个模块块。2、宽度度为1位的变变量称为为_。二、简答答题（220分）1、基于于FPGGA/CCPLDD的数字字系统设设计流程程包括哪哪些步骤骤？三、程序序分析题题（200分）试分析下下述Veerillog HDLL程序所所描述的的逻辑功功能：moduule couunt44(ouut,rreseet,cclk);inpuut rreseet,cclk; ouutpuut rreg3:00 oout;alwaays (pposeedgee cllk)begiinif(rreseet) outt<=00; elsee outt<=oout+1;endendmmoduule四、程序序设计题题（400分）1、用VVeriilogg HDDL语言言设计一一个四人人表决器器，Y为为输出11表示通通过，00表示没没通过，（AA,B,C,DD）为四四个输入入，要求求：（1）、给给出Y的的逻辑表表达式；（2）、利用Veerillog HDLL语言编编写程序序实现四四人表决决器功能能。2、用VVeriilogg设计一一个8位二进进制加法法计数器器，带异异步复位位端口。17