基于CPLD的PWM控制电路设计djur.docx
一种基于于CPLLD的PPWM控控制电路路设计 220088年088月044日 社社区交流流-介绍了利利用硬件件描述语语言VHHDL设设计的一一种基于于CPLLD的PPWM控控制电路路，该控控制电路路具有PPWM开开关频率率可调，同同侧路路信号互互锁、延延时时间间可调、接接口简单单等特点点，可应应用于现现代直流流伺服系系统。 在直直流伺服服控制系系统中,通过专专用集成成芯片或或中小规规模的数数字集成成电路构构成的传传统PWWM控制制电路往往往存在在电路设设计复杂杂,体积积大,抗抗干扰能能力差以以及设计计困难、设设计周期期长等缺缺点因因此PWWM控制制电路的的模块化化、集成成化已成成为发展展趋势.它不仅仅可以使使系统体体积减小小、重量量减轻且且功耗降降低,同同时可使使系统的的可靠性性大大提提高.随随着电子子技术的的发展,特别是是专用集集成电路路(ASSIC)设计技技术的日日趋完善善,数字字化的电电子自动动化设计计(EDDA)工工具给电电子设计计带来了了巨大变变革,尤尤其是硬硬件描述述语言的的出现,解决了了传统电电路原理理图设计计系统工工程的诸诸多不便便.针对对以上情情况,本本文给出出一种基基于复杂杂可编程程逻辑器器件(CCPLDD)的PPWM控控制电路路设计和和它的仿仿真波形形.1 PWMM控制电电路基本本原理为了了实现直直流伺服服系统的的H型单单极模式式同频PPWM可可逆控制制,一般般需要产产生四路路驱动信信号来实实现电机机的正反反转切换换控制.当PWWM控制制电路工工作时,其中HH桥一侧侧的两路路驱动信信号的占占空比相相同但相相位相反反,同时时随控制制信号改改变并具具有互锁锁功能;而另一一侧上臂臂为低电电平,下下臂为高高电平.另外,为防止止桥路同同侧对管管的导通通,还应应当配有有延时电电路.设设计的整整体模块块见图11所示.其中,d77:0矢量用用于为微微机提供供调节占占空比的的控制信信号,ccs为微微机提供供控制电电机正反反转的控控制信号号,cllk为本本地晶振振频率,qouut33:0矢量为为四路信信号输出出.其内内部原理理图如图图2所示示.该设设计可得得到脉冲冲周期固固定(用用软件设设置分频频器I99可改变变PWMM开关频频率,但但一旦设设置完毕毕,则其其脉冲周周期将固固定)、占占空比决决定于控控制信号号、分辨辨力为11/2556的PPWM信信号.II8模块块为脉宽宽锁存器器,可实实现对来来自微机机的控制制信号dd7:0的的锁存,d77:0的向量量值用于于决定PPWM信信号的占占空比.clkk本地晶晶振在经经I9分分频模块块分频后后可为PPWM控控制电路路中I112计数数器模块块和I111延时时模块提提供内部部时钟.I122计数器器在每个个脉冲的的上升沿沿到来时时加1,当计数数器的数数值为000H或或由0FFFH溢溢出时,它将跳跳到000H时,caoo输出高高电平至至I7触触发器模模块的置置位端,I7模模块输出出一直保保持高电电平.当当I8锁锁存器的的值与II12计计数器中中的计数数值相同同时,信信号将通通过I113比较较器模块块比较并并输出高高电平至至I7模模块的复复位端,以使II7模块块输出低低电平.当计数数器再次次溢出时时,又重重复上述述过程.I7为为RS触触发器,经过它它可得到到两路相相位相反反的脉宽宽调制波波,并可可实现互互锁.II11为为延时模模块,可可防止桥桥路同侧侧对管的的导通,I100模块为为脉冲分分配电路路,用于于输出四四路满足足设计要要求的信信号.CCS为II10模模块的控控制信号号,用于于控制电电机的正正反转.2 电电路设计计本设计采采用的是是Lattticce半导导体公司司推出的的is-pleeverr开发平平台,该该开发平平台定位位于复杂杂设计的的简单工工具.它它采用简简明的设设计流程程并完整整地集成成了Leeonaardoo Sppecttrumm的VHHDL综综合工具具和isspVMMTM系系统,因因此,无无须第三三方设计计工具便便可完成成整个设设计流程程.在原原理设计计方面,本设计计采用自自顶向下下、层次次化、模模块化的的设计思思想,这这种设计计思想的的优点是是符合人人们先抽抽象后具具体,先先整体后后局部的的思维习习惯.其其设计出出的模块块修改方方便,不不影响其其它模块块,且可可重复使使用,利利用率高高.本文文仅就原原理图中中的I112计数数器模块块和I111延迟迟模块进进行讨论论.计数数器模块块的VHHDL程程序设计计如下:enntitty ccounnterr isspoort(clkk: iin sstd loggic;Q : oout stdd loogicc veectoor(77 doowntto 00);caao: outt sttd_llogiic);ennd ccounnterr;arrchiiteccturre aa_coountter of couunteer iissiignaal QQs: stdd_loogicc_veectoor(77 doowntto 00);siignaal rreseet: stdd_loogicc;siignaal ccaollockk: sstd_loggic;beeginnprroceess(clkk,reesett)beeginniff(reesett=11')tthennQss<=“00000000000”;ellsiff cllk'eevennt aand clkk=11' tthennQss<=QQs+1'ennd iif;ennd pproccesss;reesett<=1' wheen QQs=2255 elsse00'caaoloock<<=11' wwhenn Qss=0 elsse00'Q<<=Qss;caao<=resset or caoolocck;ennd aa_coountter;在原原理图中中,延迟迟模块必必不可少少,其功功能是对对PWMM波形的的上升沿沿进行延延时,而而不影响响下降沿沿,从而而确保桥桥路同侧侧不会发发生短路路.其模模块的VVHDLL程序如如下: enntitty ddelaay iispoort(clkk: iin sstd_loggic;innputt: iin sstd_loggic_vecctorr(1 dowwntoo 0);ouutpuut:oout stdd_loogicc_veectoor(11 doowntto 00)ennd ddelaay;arrchiiteccturre aa_deelayy off deelayy isssiignaal QQ1,QQ2,QQ3,QQ4: stdd_loogicc;beeginnprroceess(clkk)beeginniff cllk'eevennt aand clkk=11' tthennQ33<=QQ2;Q22<=QQ1;Q11<=iinpuut(11);ennd iif;ennd pproccesss;Q44<=nnot Q3;ouutpuut(11)<=inpput(1)aand Q3;ouutpuut(00)<=inpput(0)aand Q4;ennd aa_deelayy;图33为原理理图中的的若干信信号的波波形仿真真图.33 结束束语 采用用可编程程逻辑器器件和硬硬件描述述语言,同时利利用其供供应商提提供的开开发工具具可大大大缩短数数字系统统的设计计时间,节约新新产品的的开发成成本,另另外,还还具有设设计灵活活,集成成度高,可靠性性好,抗抗干能力力强等特特点.本本文设计计的PWWM控制制电路用用于某光光测设备备的传动动装置时时,取得得了良好好的效果果.8
