数字电子实训心得体会[五篇范例]（三）.doc

免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 1 页 共 11 页数字电子实训心得体会数字电子实训心得体会 五篇范例五篇范例 数字电路课程设计装订线题目学院电子信息工程学院专业学号姓名教师2021 年 6 月 9 日利用 cpld 设计可调时数字钟：摘要本数字钟采用动态显示数字的方法，输入 512hz 的时钟信号，驱动显示位选信号产生，位选信号以 85hz 从 0 到 6 不断地扫描数码管。输入 2hz 信号通过 2 分频变成秒信号，秒信号驱动时钟计数模块计数，完成时钟计数的功能，在位选信号扫描到相应的数码管时，计数器将计数的结果显示在数码管上，由于视觉残留的关系，人眼会感觉到数字一直在显示，从而实现计时功能。在手动调节时钟时，有三个按键，一个实现清零，一个作为分调整按键，最后一个作为时调整按键。调整时间键在对应时或者分数码管后通过按压按键产生脉冲使数码管实现加一的运算，从而改变时间，将 1hz 闪烁的小数点接在秒信号上即可。免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 2 页 共 11 页关键词：cpld 计数器分频器三选择器七段译码器装订线目录一总体设计方案.11.1设计要求.11.2 设 计 原理.11.2.1电源电路.11.2.2 振荡电路与分频电路.11.2.3 显示电路.21.2.4jtag下载 接 口.21.2.5cpld电路原理图.3二各模块说明.42.1 设计思路及步骤.42.2总 体 框图.42.3各模块说明.42.3.17段译码器.42.3.2 消抖模块.52.3.3与门模块.52.3.4 数据选择器模块.62.3.5d触发免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 3 页 共 11 页器模块.62.3.6 非门模块.72.3.7 或门模块.72.3.8 十进制计数模块.72.3.9 位选模块.82.3.10秒计数模块.82.3.11 六进制模块.102.3.12分计数模块.112.3.13分频器模块.122.3.14顶层总模块.132.4 数字钟电路总图.12 三课程总结.163.1 遇到的问题及其解决办法.163.2 收获与体会.16参 考 文献.16一总体设计方案 1.1 设计要求1、以数字形式显示时、分、秒的时间；2、要求手动校时、校分；3、时与分显示之间的小数点常亮；4、分与秒显示之间的小数点以 1hz 频率闪烁；5、各单元模块设计即可采用原理图方式也可以用 verilog 程序进行设计。免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 4 页 共 11 页1.2 设计原理 1.2.1 电源电路如图 1.1 示为实验所需的电源电路。图 1-1 电源电路图 1.2.2 振荡电路与分频电路实验项目数字钟设计与制作一、设计指标1.显示时、分、秒。2.可以 24 小时制或 12 小时制。3.具有校时功能，可以对小时和分单独校时，对分校时的时候，停止分向小时进位。校时时钟源可以手动输入或借用电路中的时钟。4.具有正点报时功能，正点前 10 秒开始，蜂鸣器 1 秒响 1 秒停地响 5 次。（选做）5.为了保证计时准确、稳定，由晶体振荡器提供标准时间的基准信号。二、设计方案数字钟实际上是一个对标准频率（1hz）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的 1hz 时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。数字钟组成框图如图所示。1.晶体振荡器电路晶体振荡器电路给数字钟提供一个频率稳定准确的 32768z的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。一般输出为方波免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 5 页 共 11 页的数字式晶体振荡器电路通常有两类，一类是用门电路构成；另一类是通过非门构成的电路，本次设计采用了后一种。如图（b）所示，由非门与晶体、电容和电阻构成晶体振荡器电路，实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容、与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。cmos 晶体振荡器 2.时间记数电路一般采用 10 进制计数器如 74hc290、74hc390 等来实现时间计数单元的计数功能。本次设计中选择 74hc390。由其内部逻辑框图可知，其为双 2-5-10 异步计数器，并每一计数器均有一个异步清零端（高电平有效）。秒个位计数单元为进制计数器，无需进制转换，只需将与（下降沿有效）相连即可。（下降沿有效）与z 秒输入信号相连，d 可作为向上的进位信号与十位计数单元的相连。秒十位计数单元为进制计数器，需要进制转换。将进制计数器转换为进制计数器的电路连接方法如图.所示，其中c可作为向上的进位信号与分个位的计数单元的相连。十进制-六进制转换电路免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 6 页 共 11 页分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的d 作为向上的进位信号应与分十位计数单元的相连，分十位计数单元的c 作为向上的进位信号应与时个位计数单元的相连。时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为 24 进制计数器，不是的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行 24 进制转换。利用片实现 24 进制计数功能的电路如图（d）所示。（d）二十四进制电路另外，图（d）所示电路中，尚余进制计数单元，正好可作为分频器z 输出信号转化为z 信号之用。3.译码驱动及显示单元电路选择 74ls47 作为显示译码电路；选择数码管作为显示单元电路。由 74ls47 把输进来的二进制信号翻译成十进制数字，再由数码管显示出来。这里的 led 数码管是采用共阳的方法连接的。计数器实现了对时间的累计并以 8421bcd 码的形式输送到74ls47 芯片，再由 74ls47 芯片把 bcd 码转变为十进制数码送到数码管中显示出来。4.校时电路实际使用时，因为电路开关存在抖动问题，所以一般会接一个rs 触发器构成开关消抖动电路，所以整个较时电路就如图（f）。（f）带有消抖电路的校正电路免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 7 页 共 11 页三、电路设计综合上述电路模块，可以设计出数字钟电路，如下图所示。单片机数字钟设计心得体会经过一周的课程设计，我收获颇多，有深刻的心得体会。实训让我们受益匪浅。首先是关于单片机方面的。我们学到了许多关于单片机系统开发的知识，从最开始选题到最后的结题，更使我们得到了充分的锻炼。其次，它让我体会到了什么才是teamworkspirit。一如：团队管理的经验、团队意识的提升和协调能力等等，这些都会让我们终身受益。通过此次课程设计，使我更加扎实的掌握了有关电子线路单片机方面的知识，在设计过程中虽然遇到了一些问题，但经过一次又一次的思考，一遍又一遍的检查我终于找出了问题所在，也暴露出了前期我在这方面的知识欠缺和经验不足。实践才能出真知，实践才是检验真理的唯一标准，唯有通过亲自动手制作，才能令我们掌握的知识不再是一些纸上谈兵的东西。在这次的课程设计中，我们遇到了很多困难，过程很艰难，但是我们都克服了，这是对我们自己的肯定。我们不断发现错误，不断改正，不断领悟，不断获取。我们也曾灰心，也曾茫然，也曾不知所措，从一开始的自信满满，到最后的紧张繁杂，所有的这些都令我们回味无穷，这已经成为了我们人生的一个宝藏。我想今后的学习和工作也是这样的，汗水见证着成功，我想十年过后，但我们都已经走入了社会，在某个阳光明媚的夏日，午后醒来，突然想起大学经历的时候，最先映入脑海里的就是这门课程吧，就是这些为了一个共同的目免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 8 页 共 11 页标，相互合作，共同奋斗的日子。不可否认，单片机是一门比较难的专业学科。但是经过这一学期的学习，我们觉得单片机这门课很好，让我们在设计中掌握课程，具有很强的实用性。在社会上，单片机也应用极其广泛。通过这次课程设计，我掌握了常用元件的识别和测试；熟悉了常用仪器、仪表；了解了电路的连线方法；以及如何提高电路的性能等等。我相信在接下来的日子里，我会更深刻地去研究它，发掘它。在这次的实训里，我觉得过得很充实。实训，不仅培养了我们独立思考、动手操作的能力，在各种其它能力上也都有了提高。更重要的是，在实验课上，我们学会了很多学习的方法。而这是日后最实用的，真的是受益匪浅。要面对社会的挑战，只有不断的学习、实践，再学习、再实践。这对于我们的将来也有很大的帮助。以后，不管有多苦，我想我们都能变苦为乐，找寻有趣的事情，发现其中珍贵的事情。汗水，是我们努力的过程，更是成功的使者。它是希望的凝聚。数字电路课程设计装订线题目学院电子信息工程学院专业学号姓名教师 2021 年 6月 18 日：利用 cpld 设计可调时数字钟摘要本设计为一个可调时数字钟，具有时、分、秒计数显示功能，以 24 小时循环计数。本设计采用 eda 技术，以硬件描述语言免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 9 页 共 11 页veriloghdl 为系统逻辑描述手段设计文件，在 quartus工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于 cpld 的数字钟。系统主芯片采用 epm3064alc44-10，由时钟模块、控制模块、计时模块、数据译码模块、显示模块组成。经编译和仿真所涉及的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，由按键输入进行数字钟的清零功能。关键词：数字钟硬件描述语言 veriloghdlcpld 装订线目录一数字钟总体设计方案11.1 数字钟的总体设计方案1二各模块说明“12.1 分频模块12.2 计数器模块22.2.1 秒计数器模块2免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 10 页 共 11 页2.2.2 分计数器模块22.2.3 时计数器模块32.2.4 六计数器模块32.3 消抖模块“32.4 动态扫描模块42.5译码和显示块5三总结5 参考文献6附录7 模一数字钟总体设计方案 1.1 数字钟的总体设计方案数字钟实际上就是一个对标准频率（1hz）进行计数的计数电路。图 1-1 所示为数字钟的一般构成框图。主要包括分频电路、计数器电路、消抖电路、动态扫描电路、译码和显示电路。图 1-1 数字钟的一般组成框图二各模块说明 2.1 分频模块把输入的 2hz 的信号分频为 1hz 的秒脉冲。程序如下：always（posedgeclk_2）clk_1=。clk_1;2.2 计数器模块 2.2.1秒计数器免责声明：图文来源于网络搜集，版权归原作者所以若侵犯了您的合法权益，请作者与本上传人联系，我们将及时更正删除。第 11 页 共 11 页六十进制带进位计数器，可清零，clk_1 输入信号为分频后的1hz 脉冲。程序如下：always（posedgeclk_1，posedgereset）if（reset）second=0;elseif（10*second7：4+second3：0=59）beginsecond