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高速pcb毕业设计题目:高速PCB设计技术的研究专业:应用电子技术班级:电子3062作者: 指导教师: 摘 要在本文中，我主要学习了高速PCB的设计，本文介绍了高速PCB设计方面的有关研究。随着系统设计复杂性和集成度的大规模提高，电子系统设计师们正在从事100MHZ以上的电路设计，总线的工作频率也已经达到或者超过50MHZ，有的甚至超过100MHZ。目前约50% 的设计的时钟频率超过50MHz，将近20% 的设计主频超过120MHz。当系统工作在50MHz时，将产生传输线效应和信号的完整性问题；而当系统时钟达到120MHz时，除非使用高速电路设计知识，否则基于传统方法设计的PCB将无法工作。因此，高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术，才能实现设计过程的可控性。通常认为如果数字逻辑电路的频率达到或者超过45MHZ50MHZ，而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说），就称为高速电路。如今， 许多系统设计中最重要的因素就是速度问题。 66MHz 到200MHz 处理器是很普通的；233-266MHz的处理器也变得轻易就可得到。对于高速度的要求主要来自：a) 要求系统在令用户感到舒适的、很短时间内就能完成复杂的任务。b) 元件供应商有能力提供高度速的设备。设计高速系统并不仅仅需要高速元件，更需要天才和仔细的设计方案。设备模拟方面的重要性与数字方面是一样的。在高速系统中，噪声问题是一个最基本的考虑。高频会产生辐射进而产生干扰。边缘极值的速度可以产生振铃，反射以及串扰。如果不加抑制的话，这些噪声会严重损害系统的性能。目 录摘要 11. 电源的设计 4 1.1电源分配网络作为动力源 4 1.1.1阻抗的作用 4 1.1.2 电源总线法和电源位面法 4 1.1.3 线路噪声过滤5 1.2电源分配网络作为信号回路 7 1.2.1 自然的信号返回线路 72. 传输信号线 82.1 传输线分类 9 2.2 传输线布局法则 9 2.2.1 避免断点 92.2.2 不要使用抽头和锥形柄103.高频电路中的信号反射及完整性 113.1 信号完整性概述 113.2信号反射噪声的形成 113.3端接匹配技术 123.3.1并联端接 123.3.2串联端接 124.电磁兼容性及解决方案 134.1电磁干扰 134.1 .1环路 134.1.2 过滤 145.蛇形走线的作用 156.PCB设计中格点的设置 167.射频电路的设计 177.1板材的选择 177.2 元器件的布局 177.3布线 188.如何做好PCB板 198.1要明确设计目标 198.2了解所用元器件的功能对布局布线的要求 208.3元器件布局的考虑208.4 PCB板的布线技术 21致谢 23参考文献 241. 电源的设计1.1 电源分配网络作为动力源 1.1.1 阻抗的作用 让我们考虑一块 5X5 的板子，数字 ICs，并有一个5.0V 的电源。我们的目的是给位于板子上每一个设备管脚提供正好是5V 的电压，不管这些设备管脚在板子上与电源的距离如何。再进一步，每个管脚上的电压应该是没有线噪声（Line noise）的。具有这些性质的电源表现为一个理想电压源（图 1-1a） ，它的阻抗为零。零阻抗可以保证负载与电压源恰好相等。 它还意味着噪音信号将被吸收， 因为噪音发生器有最小阻抗的极限。但是，这只是个理想条件。 图 1b 画出的是一个真正的电源，它有一定的以电阻，电感或者电容形式存在的阻抗。它们分布在整个电源分配系统中。因为有了阻抗，噪音信号也加入了电压中。 图 1-1 电源模型我们的设计目的是尽可能减小网络中的阻抗。有两种方法：电源总线法（power buses）和电源位面法(power planes)。一般来说，电源位面法较之电源总线法有着比较好的阻抗特征，不过，就实用性来说，总线法更好一些。 1.1.2 电源总线法和电源位面法图1-2电源总线法和位面法模型两种电源分配方案分别用下图 2 的a 和b 表示一个总线系统（图 1-2a）是由一组根据系统设备要求不同而具有不同电压级别的线路组成的。从逻辑上讲，典型的应该是+5V 和地线。每种电压级别所需的线路数目根据系统的不同而不同。 一个电源位面系统（图 1-2b）是由多个涂满金属的层（或者层的部分）组成的。每个不同电压级别需要一个单独的层。金属层上面唯一的缝隙，是为了布置管脚和信号过孔用的。 早期设计更倾向于总线方法，因为把整个层用作电源分配，成本比较高。电源总线与信号线分享那些层。总线需要给所有的设备提供电源，而且还要给信号线留出空间；于是，总线必须是很长很窄的带子。这使得在较小的交叉范围内产生一些小阻抗。尽管这些阻抗很小，但是仍然很重要。一块最简单的板子也会有 20 到 30 个 IC。如果一个带有 20 个 IC 的板子上，每个设备有 200mA，那么总电流将为 4A。那么总线上 1.125欧姆的小阻抗将会造成 0.5V 的电压损失。如果供应的总电压是 5V 的话，那么总线上最后一个设备仅能得到 4.5V 的电压。因为电源位面系统使用的是整个层，那么它的唯一限制就是板子的尺寸问题。带有同样多设备的系统，电源位面上的阻抗只是总线系统上的阻抗的一个零头。因此，电源位面系统似乎比总线系统更可能为整个系统提供全电压。在总线上，电流被限制在总线的路线上。每个高速设备产生的线路噪声都将被带入这条线路中其他的设备。如图 1-2a 的板子，噪声由 U9产生，经总线带给 U7。电源位面系统中，电流不受线路控制，分布在整个层上。由于整体阻抗小，电源位面系统比总线系统的噪声更小。 1.1.3 线路噪声过滤 仅仅电源位面系统无法减小线路噪声。由于不论使用怎样的电源分配方案，整个系统都会产生足够导致问题发生的噪声，额外的过滤措施是必需的。这一任务由旁路电容完成。一般来说，一个 1uf-10uf 的电容将被放在系统的电源接入端，板上每个设备的电源脚与地线脚之间应放置一个 0.01uf-0.1uf 的电容。旁路电容就是过滤器。放在电源接入端的大电容（约 10uf）用来过滤板子产生的低频（比如 60hz 线路频率） 。板上工作中的设备产生的噪声会产生从 100mhz 到更高频率间的合共振（harmonics） 。每个芯片间都要放置旁路电容，这些电容比较小，大约 0.1u 左右。由于我们的目的是过滤掉电源供应中的 AC 成分，所以电容似乎越大越好，最大限度的减小了阻抗。但是，这样想没有考虑到现实条件的电容并不具有理想条件下的那些特性。 理想条件下的电容，如图 1-3a，实际的电容则如图 1-3b。图1-3电容模型电阻和电感是由组成电容的金属板和石墨板造成的。由于它们寄生于电容，于是被称为等级电阻（ESR）和等级电感 (ESL)，因此电容是一系列共鸣的电路，因为：由图1-4a看出，在小于FR的时候，它是电容性的，而大于FR的时候，它是电感性的。图1-4 频率于电容阻抗的关系因此，电容器更像一个针对一个带宽的过滤器（band-reject filter），而不是一个高频过滤器（high-frequency-reject filter.）。举个例子来说，一个10u的用作板电源连接的电容通常是由一卷用绝缘材料隔开的金属箔组成。这样造成了很大的ESL和ESR。由于ESL很大，FR一般在1MHz以下。它们是良好的对付60赫兹噪声的过滤器，但是对于100MHZ及更高频率的跳变噪声就不太理想了。a） 电容阻抗与频率的关系 b） 在同等结构之下减小电容容量的效果1.2 电源分配网络作为信号回路 电源网络一个令人吃惊的功能就是它可以为系统所有的信号提供一个回路， 无论信号是否在板内产生。这样的设计可以削弱很多高速噪声问题的产生。1.2.1 自然的信号返回线路 高速系统设计最重要的部分之一就是在信号跳变时产生的能量。 每次信号跳变时都会产生 AC 电流。电流需要一个闭合回路。如图 1-5a，1-5b所示，回路可以由 VCC 提供或者地线提供。回路由图5c表示。图1-5电流闭合回路的几个方法PCB板上信号电流回路：a)通过 Vcc b)通过地 c)等效 AC 路径2. 传输信号线控制信号线与 AC 地之间的关系应该利用“信号总是取道阻抗最小的路线”这一特性。另一个特性是一条信号线上的阻抗是一个常量。这样的信号线被称作“可控阻抗线” ，它是板上信号传输的最佳媒质。但是，如果信号延迟大于传输时间的一多半，信号线应被看作一条传输线。一条终接负载不合适的传输线受到反射的影响，反射则会使得信号变形。传输线负载端的信号很像振铃（图2-1 ） ，使得系统速度下降。它还会导致时钟错误，损坏系统功能。图 2-1传输线负载不匹配时的反射信号2.1 传输线分类 因为我们讨论的主要是印刷电路板，可能的信号线种类可以归于两大类：带状线(strpeline)微波传输线（microstrip）(图 2-2)。带状线的信号线夹在两层电源平面之间。这样的设计技术可以得到最干净的信号，因为信号线的两面都受到保护。但是，这样的线是隐藏的，想轻易接触到信号线非常困难。微波信号线则将信号线放在朝外的平面层上。信号线的一端是地线平面。这样的设计技术使得接触信号线变得容易。图 2-2 带状线与微带线地结构2.2 传输线布局法则 可控阻抗信号线是板上信号传输最实际也最优的媒质，选择合适的终端保证无噪声的运行。但是，如果信号线布局不合理，仍然可能产生噪声。下面的法则可以提高板子的性能。2.2.1 避免断点 断点是信号线上阻抗突然改变的点；它们会造成反射。适用于线的终端的计算KP公式在这里也同样适用。由于它们产生反射，所以需要避免断点产生。断点可能发生在板子上线路尖锐的拐点处。 在线路拐点处，交叉地带增加，Z0 减小。如图8 那样切开线路有可能弥补拐点的缺点。应该选择所得斜边等于原来线路宽度的切线。 这样使得交叉区域的三角区最小， 断点也最小。用两条 45 度角的拐点应用了这个理论，是平滑拐点的一般办法。光滑的圆弧是最理想的解决方案，但是用一般的工具很难实现。图2-3减少断点 a)直角布线会引起断点 b)边缘修饰 c)45度拐角布线 d)理想的弧形布线过孔（via）将信号输送到板子的另一侧。板间的垂直金属部分难是不可控阻抗，这样的部分越多，线上不可控阻抗的总量就越大。这会增大反射。还有，从水平方向变为垂直方向的 90 度的拐点是一个断点，会产生反射。如果这样的过孔不能避免，那么尽量减少它的出现。 注意，从一个外部层变为内部层（或者反之）会使得阻抗改变因为设计已经从带状线（stripline）变成了微带线（micro-strip；或者反之） 。尽管从理论上我们可以改变几何形状来补偿使得阻抗保持不变， 但是实际上很难实现。 最好的办法就是将内部信号线留在内部，而外部信号线留在外部。2.2.2 不要使用抽头和锥形柄布置信号线的时候，使用抽头（stub）或者锥形柄（Ts）连接设备很方便，如图 2-4a。抽头和锥形柄可能成为噪声源。如果太长，它们就像带主线（main line）的传输线，同样受到反射的影响。 信号线应该避免使用长抽头和锥形柄。只要抽头非常短，可以将一条单线，末端加上一个终端（termination）来使用，尽管Z0 必须被减小来解决分散的负载。如图2-4a 的例子，如果抽头太长，信号线应该改变成为两条信号线，如图 9b。两条都是传输线，都需要终端；但是，最好是将每个长抽头单独做终端。图2-4支线的处理 a)应避免使用的抽头方式b)推荐的方式3.高频电路中的信号反射及完整性通常所说的高速数字电路是指电路的频率达到或超过一定数值，而且工作在这个频率之上的电路已经占到整个电子系统一定的份量。实际上，判定一个电路是否为高速电路并不能只从信号的频率去考虑，当信号的传输延迟大于信号上升时间的2O时，电路板上的信号导线就会呈现出传输线效应，整个系统为分布式系统，此时这种电路即为高速电路。当前，电子系统与电路全面进入高速、高频设计领域。随着IC工艺的不断提高，驱动器的上升沿和下降沿由原来的十几ns减小到几ns，有的甚至达到ps量级。这时必须要考虑由传输线效应引起的信号完整性反射噪声问题，这已经成为高速数字电路设计中的一个主要问题。3.1 信号完整性概述 从广义上讲,信号完整性指的是在高速数字电路中由互连线引起的所有问题。它主要研究互连线与数字信号的电压，电流波形相互作用时，电气特性参数如何影响产品的性能。信号完整性问题主要包括以下四类问题：1）单一网络的信号反射；2）多网络间的串扰；3）电源和地分配中的轨道塌陷；4）电磁干扰和辐射。在这里主要讨论单一网络的信号反射噪声问题。3.2信号反射噪声的形成  在高速数字电路中，信号在PCB板上沿传输线传输，遇到阻抗不连续时，就会有部分能量从阻抗不连续点沿传输线返回，从而产生反射。其大小与阻抗失配的程度有关，阻抗失配越大，反射就越大。反射系数：p = Vreflected /Vincident =(Zt-Zo)/(Zt+Zo)，（3-1）其中Zt表示负载阻抗，Zo表示传输线阻抗。从公式中可以看出，当Zt = Zo时反射系数为0，没有反射产生；当Zt  Zo时，将产生反射现象。反射是造成上冲、下冲和振铃的直接原因，是高速数字电路中最常见的信号完整性问题。为了减小由反射造成的信号完整性问题，在所有的高速电路板中必须运用以下3个重要的设计因素：(1)使用可控阻抗的互连线；(2)使用合理的布线拓扑结构；(3)对传输线进行阻抗匹配。 3.3端接匹配技术 在高速数字系统中，传输线上阻抗不匹配会引起信号反射，减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配，从而使源反射系数或负载反射系数为零。传输线的端接通常采用两种策略： (1)使负载阻抗与传输线阻抗匹配，即并行端接； (2)使源阻抗与传输线阻抗匹配，即串行端接。 上述两种端接策略各有其优缺点，以下就简要介绍这两类主要的端接方案。 3.3.1并联端接 并联端接匹配是最简单的阻抗匹配技术，通过一个电阻R将传输线的末端接到地或者接到Vcc。在数字电路设计中，返回通路上吸收的电流通常都大于电源上提供的电流。将终端匹配到Vcc可以提高驱动器的能力，而将终端匹配到地则可以提高地上的吸收能力。 3.3.2串联端接  串行端接匹配技术是在源端的终端匹配技术。由连接在驱动器输出端和信号线之间的一个电阻组成，这种匹配技术的优点是只为驱动器加入了一个电阻元件，因此相对于其它类型的电阻匹配技术来说匹配电阻的功耗是最小的，它没有为驱动器增加任何额外的直流负载，并且也不会在信号线与地之间引入额外的阻抗。此种技术在VXI接口设计，功能部分端口电路，时钟电路上都有所运用。4.电磁兼容性及解决方案自从电子系统降噪技术在70年代中期出现以来，主要由于美国联邦通讯委员会在1990年和欧盟在1992提出了对商业数码产品的有关规章，这些规章要求各个公司确保它们的产品符合严格的磁化系数和发射准则。符合这些规章的产品称为具有电磁兼容性EMC(Electromagnetic Compatibility)。 电磁兼容性（EMC）包括两方面：EMI(电磁干扰)，EMS(电磁耐受)两方面。其中EMI包括：CE（传导干扰），RE（辐射干扰），PT(干扰功率测试)等等EMS包括：ESD(静电放电），RS（辐射耐受），EFT/B(快速脉冲耐受)，surge（雷击），CS（传导耐受）等等。以上的各种试验都要由专门的实验室进行测试。是电子类商品进入市场前要取得认证的必要条件。中国这样的实验室很多，大部分集中在深圳等地。电磁兼容性试验与检测的试验室有环境可靠性与电磁兼容试验服务中心、航天环境可靠性试验中心等机构。电磁干扰(Electromagnetic Interference)，简称EMI，有传导干扰和辐射干扰两种。传导干扰主要是电子设备产生的干扰信号通过导电介质或公共电源线互相产生干扰；辐射干扰是指电子设备产生的干扰信号通过空间耦合把干扰信号传给另一个电网络或电子设备。4.1电磁干扰 EMI对于速度来说更加重要。高速设备对干扰更加敏感。它们会受到短时脉(glitch)的影响，而低速设备就会忽略这样的影响。即使板子或者系统不是十分敏感，美国 FCC，欧洲的 VDE 和 CCITT，都制定了一些板子可能会产生的高频噪声的限制。 设计者可以通过屏蔽，过滤，避免环路，在可能的时候降低设备速度等方法减小 EMI。4.1.1环路 电流回路是设计中无法避免得。它们就像天线(antennae)一样。减小环路的 EMI 意味着减小环路的数量和环路的天线效力。不要人为制造环路；将自然环路做得越小越好。1. 保证每条信号线的两点之间只有一条路径，这样可以避免人为的环路。 2. 尽可能使用地平面。最小的自然电流环路会自动产生地平面。使用地平面的时候，必须保证信号回路没有阻塞。如果必须使用电源总线，应该将高速信号线放在电源总线垂直上方或者旁边。 4.1.2 过滤过滤是电源线的标准。它也可以被应用到信号线中，但是只是作为最后选择的手段，如果信号源噪声实在无法消除，才会使用这种方法。过滤有三种选择：旁路电容，EMI过滤器和磁铁珠法。EMI过滤器是商业上通用的过滤器，适用于很宽的频率范围。磁铁珠(ferrite ceramics)它可以给电线加入一定的电感。它们经常被用作高频干扰抑制器（high-frequency suppressors） 。 EMI过滤器是商业生产的用于削弱高频噪声的设备。它们最初是为了过滤电源线的噪声而制造的。它们分离系统之外的电源（被称为 the line）和系统内部的电源（被称为 load） 。它们产生的是双向的影响：它们过滤板子或者设备输入的噪声，也过滤板子或者设备输出的噪声。 EMI过滤器由电感和电容复合而成。大体上，配置决定于连接节点所需要的阻抗大小。高阻抗节点需要一个电容来连接；而低阻抗节点需要一个电感来连接。EMI 过滤器有如下几种配置：自由旁路电容器（feedthrough） ，L（形）-Circuit, （形）-Circuit, T（形）-Circuit。 u 自由旁路电容器只含有一个电容（图 10a） 。适用于连接过滤器的阻抗很高的情况。注意，它不提供节点之间的高频电流分离。 u L-Circuit 在电容的一边有一个电感（图 10b） 。它适用于 the line 和 load 的阻抗差别很大的情况。电感元件应该与最小的阻抗连接。 u PI-Circuit 是有两个电容环绕一个电感组成的（图 10c） 。PI 过滤器适用于 the line和 load 的负载很高，而且削弱水平要求较高的情况。 u T-Ci rcui t 是在一个电容的某一侧加一个电感，形成 T 型构成的（图 10d） 。它适用于 the line 和load 阻抗都很低的情况。图4-1线性噪声滤波器的几种形式5.蛇形走线的作用及要求    PCB上的任何一条走线在通过高频信号的情况下都会对该信号造成时延时，蛇形走线的主要作用是补偿“同一组相关”信号线中延时较小的部分，这些部分通常是没有或比其它信号少通过另外的逻辑处理；最典型的就是时钟线，通常它不需经过任何其它逻辑处理，因而其延时会小于其它相关信号。     高速数字PCB板的等线长是为了使各信号的延迟差保持在一个范围内,保证系统在同一周期内读取的数据的有效性(延迟差超过一个时钟周期时会错读下一周期的数据),一般要求延迟差不超过1/4时钟周期,单位长度的线延迟差也是固定的,延迟跟线宽,线长,铜厚,板层结构有关,但线过长会增大分布电容和分布电感,使信号质量,所以时钟IC引脚一般都接RC端接,但蛇形走线并非起电感的作用,相反的,电感会使信号中的上升元中的高次谐波相移,造成信号质量恶化,所以要求蛇形线间距最少是线宽的两倍,信号的上升时间越小就越易受分布电容和分布电感的影响。     因为应用场合不同具不同的作用,如果蛇形走线在电脑板中出现，其主要起到一个滤波电感的作用，提高电路的抗干扰能力，电脑主机板中的蛇形走线，主要用在一些时钟信号中，如PCIClk,AGPClk，它的作用有两点：1、阻抗匹配 2、滤波电感。对一些重要信号，如INTEL HUB架构中的HUBLink,一共13根，跑233MHz，要求必须严格等长，以消除时滞造成的隐患，绕线是唯一的解决办法。一般来讲，蛇形走线的线距>=2倍的线宽。PCI板上的蛇行线就是为了适应PCI 33MHzClock的线长要求。若在一般普通PCB板中，是一个分布参数的 LC 滤波器，还可作为收音机天线的电感线圈，短而窄的蛇形走线可做保险丝等等。采用蛇行线的确有助于提高主板、显卡的稳定性，有助于消除长直布线在电流通过时产生的电感现象，减轻线与线之间的串扰问题，这一点在高频率时表现得尤为明显。当然你也能够通过减小布线的密度达到相同的效果。    典型范例：CPU插座->北桥芯片、北桥->AGP插槽、频率发生器背面、内存DIMM槽附近，这些是集中使用蛇行线的地方。究其原因，还是这些都是工作在高频，并且还需要稳定的电流信号。    减轻线与线的串扰最主要的就是增加线间距，而和绕蛇行无关，蛇行线反而会带入导线自身的串扰问题，计算机主版个部分信号对时序要求非常严格，所以必须对每种信号进行长度匹配，以满足足够的建立和保持时间，走蛇行线仅仅是和时序设计相关，和高频信号完整性无关。我看过的国外多本信号完整性著作，还有芯片组厂商的Guildline,均没有要求设计者采用蛇行线走法，当然会有走线长度要求，但这只是符合时序规范要求。6.PCB设计中格点的设置  合理的使用格点系统，能是我们在PCB设计中起到事半功倍的作用。但何谓合理呢?  很多人认为格点设置的越小越好，其实不然，这里我们主要谈两个方面的问题：第一是设计不同阶段的格点选择，第二个针对布线的不同格点选择。 设计的不同阶段需要进行不同的格点设置。在布局阶段可以选用大格点进行器件布局；对于IC、非定位接插件等大器件可以选用50100mil的格点精度进行布局，而对于阻容和电感等无源小器件选用25mil的格点进行布局。大格点的精度有利于器件对齐和布局的美观。在有BGA的设计中，如果使1.27mm的BGA，那么扇出（fanout）时我们可以设置格点精度为25mil，这样有利于扇出的过孔正好打在四个管脚的中心位置；对于1.0mm和0 .8mm的BGA，我们最好使用mm单位进行布局，这样扇出的过孔可以很好的设置。对于其他IC的扇出同样建议用大格点的设计精度进行设计。我们建议扇出的格点最好是50mil，甚至更大。如果能保证每两个过孔之间可以走线是最好的。 在布线阶段的格点可以选择5mil（也不是一定的）。千万不要设置为1mil的布线格点，这样会使布线很繁琐，很费时间的。现在我们谈谈为什么在布线设计中推荐使用5mil（或其他的格点）的设计精度。通常确定设计格点的有两个因素：线宽的因素和线间距的因素，而为了我们在设计时精度和我们的设计相匹配，可以有如下一个简单的公式：(线宽线间距)/5=n，这里n必须为大于1的整数。从现实设计中，线宽线间距可以大于10。就以15为例进行说明。这样当线宽为6mil时，线间距为9mil；当线宽为7mil时，线间距为8mil。只有这样我们在设计调整时才可以用格点精度来保证设计规则的正确性。布线时的过孔格点最好也采用25mil以上。我们可以在ALLEGRO中通过大小格点的设置达到布线和过孔的格点不同。这样可以做到大过孔格点和小走线格点。 当然，格点的设置还需要在实际应用中灵活把握。不可照本宣科的照搬和教条的使用。7.射频电路的设计7.1板材的选择 印刷电路板的基材包括有机类与无机类两大类。基材中最重要的性能是介电常数r、耗散因子（或称介质损耗）tan、热膨胀系数CET和吸湿率。其中r影响电路阻抗及信号传输速率。对于高频电路，介电常数公差是首要考虑的更关键因素，应选择介电常数公差小的基材。7.2 元器件的布局     由于SMT一般采用红外炉热流焊来实现元器件的焊接，因而元器件的布局影响到焊点的质量，进而影响到产品的成品率。而对于射频电路PCB设计而言，电磁兼容性要求每个电路模块尽量不产生电磁辐射，并且具有一定的抗电磁干扰能力，因此，元器件的布局还直接影响到电路本身的干扰及抗干扰能力，这也直接关系到所设计电路的性能。因此，在进行射频电路PCB设计时除了要考虑普通PCB设计时的布局外，主要还须考虑如何减小射频电路中各部分之间相互干扰、如何减小电路本身对其它电路的干扰以及电路本身的抗干扰能力。根据经验，对于射频电路效果的好坏不仅取决于射频电路板本身的性能指标，很大部分还取决于与CPU处理板间的相互影响，因此，在进行PCB设计时，合理布局显得尤为重要。     布局总原则：元器件应尽可能同一方向排列，通过选择PCB进入熔锡系统的方向来减少甚至避免焊接不良的现象；根据经验元器件间最少要有0.5mm的间距才能满足元器件的熔锡要求，若PCB板的空间允许，元器件的间距应尽可能宽。对于双面板一般应设计一面为SMD及SMC元件，另一面则为分立元件。 布局中应注意： u 首先确定与其它PCB板或系统的接口元器件在PCB板上的位置，必须注意接口元器件间的配合问题（如元器件的方向等）。 u 因为掌上用品的体积都很小，元器件间排列很紧凑，因此对于体积较大的元器件，必须优先考虑，确定出相应位置，并考虑相互间的配合问题。 u 认真分析电路结构，对电路进行分块处理（如高频放大电路、混频电路及解调电路等），尽可能将强电信号和弱电信号分开，将数字信号电路和模拟信号电路分开，完成同一功能的电路应尽量安排在一定的范围之内，从而减小信号环路面积；各部分电路的滤波网络必须就近连接，这样不仅可以减小辐射，而且可以减少被干扰的几率，根据电路的抗干扰能力。 u 根据单元电路在使用中对电磁兼容性敏感程度不同进行分组。对于电路中易受干扰部分的元器件在布局时还应尽量避开干扰源（比如来自数据处理板上CPU的干扰等）。7.3布线     在基本完成元器件的布局后，就可开始布线了。布线的基本原则为：在组装密度许可情况下后，尽量选用低密度布线设计，并且信号走线尽量粗细一致，有利于阻抗匹配。     对于射频电路，信号线的走向、宽度、线间距的不合理设计，可能造成信号信号传输线之间的交叉干扰；另外，系统电源自身还存在噪声干扰，所以在设计射频电路PCB时一定要综合考虑，合理布线。     布线时，所有走线应远离PCB板的边框（2mm左右），以免PCB板制作时造成断线或有断线的隐患。电源线要尽中能宽，以减少环路电阻，同时，使电源线、地线的走向和数据传递的方向一致，以提高抗干扰能力；所布信号线应尽可能短，并尽量减少过孔数目；各元器件间的连线越短越好，以减少分布参数和相互间的电磁干扰；对于不相容的信号线应量相互远离，而且尽量避免平行走线，而在正向两面的信号线应用互垂直；布线时在需要拐角的地址方应以135°角为宜，避免拐直角。     布线时与焊盘直接相连的线条不宜太宽，走线应尽量离开不相连的元器件，以免短路；过孔不腚画在元器件上，且应尽量远离不相连的元器件，以免在生产中出现虚焊、连焊、短路等现象。     在射频电路PCB设计中，电源线和地线的正确布线显得尤其重要，合理的设计是克服电磁干扰的最重要的手段。PCB上相当多的干扰源是通过电源和地线产生的，其中地线引起的噪声干扰最大。     地线容易形成电磁干扰的主要原因于地线存在阻抗。当有电流流过地线时，就会在地线上产生电压，从而产生地线环路电流，形成地线的环路干扰。当多个电路共用一段地线时，就会形成公共阻抗耦合，从而产生所谓的地线噪声。因此，在对射频电路PCB的地线进行布线时应该做到： u 首先，对电路进行分块处理，射频电路基本上可分成高频放大、混频、解调、本振等部分，要为各个电路模块提供一个公共电位参考点即各模块电路各自的地线，这样信号就可以在不同的电路模块之间传输。然后，汇总于射频电路PCB接入地线的地方，即汇总于总地线。由于只存在一个参考点，因此没有公共阻抗耦合存在，从而也就没有相互干扰问题。 u 数字区与模拟区尽可能地线进行隔离，并且数字地与模拟地要分离，最后接于电源地。 u 在各部分电路内部的地线也要注意单点接地原则，尽量减小信号环路面积，并与相应的滤波电路的地址就近相接。 u 在空间允许的情况下，各模块之间最好能以地线进行隔离，防止相互之间的信号耦合效应。 射频电路PCB设计的关键在于如何减少辐射能力以及如何提高抗干扰能力，合理的布局与布线是设计射频电路PCB的保证。上述方法有利于提高射频电路PCB设计的可靠性，解决好电磁干扰问题，进而达到电磁兼容的目的。8.如何做好PCB板大家都知道理做PCB板就是把设计好的原理图变成一块实实在在的PCB电路板,请别小看这一过程,有很多原理上行得通的东西在工程中却难以实现,或是别人能实现的东西另一些人却实现不了,因此说做一块PCB板不难,但要做好一块PCB板却不是一件容易的事情。    微电子领域的两大难点在于高频信号和微弱信号的处理,在这方面PCB制作水平就显得尤其重要,同样的原理设计,同样的元器件,不同的人制作出来的PCB就具有不同的结果,那么如何才能做出一块好的PCB板呢?8.1要明确设计目标 接受到一个设计任务,首先要明确其设计目标,是普通的PCB板、高频PCB板、小信号处理PCB板还是既有高频率又有小信号处理的PCB板，如果是普通的PCB板,只要做到布局布线合理整齐,机械尺寸准确无误即可,如有中负载线和长线,就要采用一定的手段进行处理,减轻负载,长线要加强驱动,重点是防止长线反射。 当板上有超过40MHz的信号线时，就要对这些信号线进行特殊的考虑，比如线间串扰等问题。如果频率更高一些，对布线的长度就有更严格的限制，根据分布参数的网络理论，高速电路与其连线间的相互作用是决定性因素，在系统设计时不能忽略。随着门传输速度的提高，在信号线上的反对将会相应增加，相邻信号线间的串扰将成正比地增加，通常高速电路的功耗和热耗散也都很大，在做高速PCB时应引起足够的重视。 当板上有毫伏级甚至微伏级的微弱信号时，对这些信号线就需要特别的关照，小信号由于太微弱，非常容易受到其它强信号的干扰，屏蔽措施常常是必要的，否则将大大降低信噪比。以致于有用信号被噪声淹没，不能有效地提取出来。 对板子的调测也要在设计阶段加以考虑，测试点的物理位置，测试点的隔离等因素不可忽略，因为有些小信号和高频信号是不能直接把探头加上去进行测量的。 此外还要考虑其他一些相关因素，如板子层数，采用元器件的封装外形，板子的机械强度等。在做PCB板子前，要做出对该设计的设计目标心中有数。8.2了解所用元器件的功能对布局布线的要求 我们知道，有些特殊元器件在布局布线时有特殊的要求，比如LOTI和APH所用的模拟信号放大器，模拟信号放大器对电源要求要平稳、纹波小。模拟小信号部分要尽量远离功率器件。在OTI板上，小信号放大部分还专门加有屏蔽罩，把杂散的电磁干扰给屏蔽掉。NTOI板上用的GLINK芯片采用的是ECL工艺，功耗大发热厉害，对散热问题必须在布局时就必须进行特殊考虑，若采用自然散热，就要把GLINK芯片放在空气流通比较顺畅的地方，而且散出来的热量还不能对其它芯片构成大的影响。如果板子上装有喇叭或其他大功率的器件，有可能对电源造成严重的污染这一点也应引起足够的重视。8.3元器件布局的考虑 元器件的布局首先要考虑的一个因素就是电性能，把连线关系密切的元器件尽量放在一起，尤其对一些高速线，布局时就要使它尽可能地短，功率信号和小信号器件要分开。在满足电路性能的前提下，还要考虑元器件摆放整齐、美观，便于测试，板子的机械尺寸，插座的位置等也需认真考虑。 高速系统中的接地和互连线上的传输延迟时间也是在系统设计时首先要考虑的因素。信号线上的传输时间对总的系统速度影响很大，特别是对高速的ECL电路，虽然集成电路块本身速度很高，但由于在底板上用普通的互连线（每30cm线长约有2ns的延迟量）带来延迟时间的增加，可使系统速度大为降低.象移位寄存器，同步计数器这种同步工作部件最好放在同一块插件板上，因为到不同插件板上的时钟信号的传输延迟时间不相等，可能使移位寄存器产主错误，若不能放在一块板上，则在同步是关键的地方，从公共时钟源连到各插件板的时钟线的长度必须相等。8.4PCB板的布线技术 做PCB时是选用双面板还是多层板，要看最高工作频率和电路系统的复杂程度以及对组装密度的要求来决定。在时钟频率超过200MHZ时最好选用多层板。如果工作频率超过350MHz，最好选用以聚四氟乙烯作为介质层的印制电路板，因为它的高频衰耗要小些，寄生电容要小些，传输速度要快些，还由于Z0较大而省功耗，对印制电路板的走线有如下原则要求:u 所有平行信号线之间要尽量留有较大的间隔，以减少串扰。如果有两条相距较近的信号线，最好在两线之间走一条接地线，这样可以起到屏蔽作用。u 设计信号传输线时要避免急拐弯，以防传输线特性阻抗的突变而产生反射，要尽量设计成具有一定尺寸的均匀的圆弧线。 u 印制线的宽度可根