第三章内存储器PPT讲稿.ppt

第三章 内存储器第1页，共49页，编辑于2022年，星期二本章学习目标本章学习目标半导体存储器及闪存的组成及功能。半导体存储器及闪存的组成及功能。半导体存储器性能参数以及芯片的组成方式。半导体存储器性能参数以及芯片的组成方式。1616位和位和3232位微处理器存储地址空间的硬件组织方式。位微处理器存储地址空间的硬件组织方式。第2页，共49页，编辑于2022年，星期二存储器层次结构存储器层次结构第3页，共49页，编辑于2022年，星期二3.1 3.1 半导体存储器半导体存储器3.1.1 ROM（Read Only Memory)ROM的特点是断电后不丢失其中存储的程序和数据。的特点是断电后不丢失其中存储的程序和数据。ROM中的信息写入通常在脱机状态下用电气方式进行，即对中的信息写入通常在脱机状态下用电气方式进行，即对ROM编编程。程。ROM一般由地址译码器、存储矩阵和输出缓冲器组成。一般由地址译码器、存储矩阵和输出缓冲器组成。第4页，共49页，编辑于2022年，星期二3.1.1 ROM1掩膜掩膜ROM 常称为常称为ROM，行选字、列选位。行选字、列选位。列的位线上连或没列的位线上连或没有连管子，由二次有连管子，由二次光刻版图形（掩膜）光刻版图形（掩膜）决定。决定。第5页，共49页，编辑于2022年，星期二3.1.1 ROM2.PROM一次可编程一次可编程ROM 熔丝熔丝ROM，通过熔丝有、无表示两种状态。通过熔丝有、无表示两种状态。（1）字选中，基极为）字选中，基极为“1”，射极为，射极为“1”连熔丝：连熔丝：T1导通，输出导通，输出“0”无熔丝：无熔丝：T1截止，输出截止，输出“1”（2）出厂时熔丝都连，写入编程）出厂时熔丝都连，写入编程Ec-12V要写入的要写入的Di端为端为“1”（断开），（断开），DW导通，导通，T2导通，导通，大电流流过熔丝，烧断大电流流过熔丝，烧断不写入的不写入的Di端为端为“0”（接地），（接地），DW不通，不通，T2截止，截止，无电流流过熔丝，不断无电流流过熔丝，不断 （3）用途：标准程序、图表、常数、字库等）用途：标准程序、图表、常数、字库等第6页，共49页，编辑于2022年，星期二3.可擦可编程可擦可编程ROM（EPROM）紫外线照射整体擦去，专用编程器写入信息。紫外线照射整体擦去，专用编程器写入信息。写入：写入：D、S加加25V，瞬间击穿，电子进入瞬间击穿，电子进入FG，设为设为“0”，未写的仍为未写的仍为“1”，无电子，无电子，VT不变不变读出：读出：D、S加加5V，FG无电子，无电子，VTVT1，G上电压使上电压使FAMOS导导通，输出通，输出“1”；FG有电子，有电子，VTVT0，G上电压不能上电压不能 使使FAMOS导通，输出导通，输出“0”。擦去：擦去：用紫外线通过窗口照射，电子被激发成为光电流泄用紫外线通过窗口照射，电子被激发成为光电流泄漏，漏，都都无电子，恢复为全无电子，恢复为全“1”状态状态 3.1.1 ROM第7页，共49页，编辑于2022年，星期二3.1.1 ROM（1）EPROM基本存储电路工作原理基本存储电路工作原理 N沟沟FAMOS管的结构管的结构 浮栅积存电荷与阀值的关系浮栅积存电荷与阀值的关系第8页，共49页，编辑于2022年，星期二3.1.1 ROMPGM Vpp 数据线数据线读出读出 0 0 1 +5V 输出输出待机待机 1 +5V高阻，功耗为最大值高阻，功耗为最大值1/4 编程编程 0 1 0 +25V输入，所有单元为输入，所有单元为“1”检验检验 0 0 1+25V 输出输出禁止编程禁止编程 1 +25V 高阻高阻（2）EPROM引脚配置和工作方式引脚配置和工作方式EPROM 2764：8K8b，28脚脚DIP，地址线地址线A12A0，数据线数据线O7O0，Vpp偏电源，偏电源，Vcc电源，电源，GND地线。地线。2764的工作方式的工作方式:第9页，共49页，编辑于2022年，星期二4.EEPROM（1）EEPROM芯片的应用特性芯片的应用特性电可擦可编程电可擦可编程ROM（EEPROM）字节写入、同时擦除，内部集成了擦除和编程电路字节写入、同时擦除，内部集成了擦除和编程电路.非易失性，读写与非易失性，读写与RAM类似，但写入时先擦除，时间稍长。类似，但写入时先擦除，时间稍长。2817：2K8b，28脚脚DIP，地址线地址线A10A0，数据线数据线I/O7-I/O0，片选，片选，输出允许，输出允许，写允许，写允许，RDY/准备好准备好/忙，忙，Vcc，GND，3个引脚个引脚NC2816:2K8b，24脚脚DIP，与与2817基本相同。基本相同。2817有擦写完毕信有擦写完毕信号端号端RDY/，在擦写操作期间在擦写操作期间RDY/为低电平，全部擦写为低电平，全部擦写完毕时，完毕时，RDY/为高电平。为高电平。3.1.1 ROM第10页，共49页，编辑于2022年，星期二3.1.1 ROMRDY/数据线数据线读出读出 0 0 1 高阻高阻 输出输出未选中未选中 1 高阻高阻 高阻高阻字节编程字节编程 0 1 0 0-1 输入输入字节擦除字节擦除 编程前自动擦除编程前自动擦除（2）EEPROM引脚配置和工作方式引脚配置和工作方式2817工作方式工作方式第11页，共49页，编辑于2022年，星期二1.基本存储电路基本存储电路六管静态单元工作原理六管静态单元工作原理4个个MOS管交叉耦合成双稳管交叉耦合成双稳FF双稳与选通管双稳与选通管V5、V6组成存储单元组成存储单元V5、V6接行选，接行选，V7、V8接列选。列选管接列选。列选管V7、V8全列共用全列共用R：FF状态由状态由V5、V6传至传至 和和DW：0：1，D0，使使V1截止，截止，V3导通，导通，1，Q0；1：0，D1，使使V1导通，导通，V3截止，截止，0，Q13.1.2 SRAM第12页，共49页，编辑于2022年，星期二3.1.2 SRAM六管六管NMOS基本存储电路基本存储电路第13页，共49页，编辑于2022年，星期二3.1.2 SRAM QV1V2V3V4NMOS 1 0止止通通通通通通 0 1通通通通止止通通CMOS 1 0止止 通通通通止止 0 1通通止止止止通通第14页，共49页，编辑于2022年，星期二3.1.2 SRAMRAM芯片芯片第15页，共49页，编辑于2022年，星期二1.DRAM基本存储电路基本存储电路行选控制行选控制V导通、截止，使存储电容导通、截止，使存储电容Cs与数据线与数据线D接通、接通、断开，断开，控制控制R/W。W：D1，对对Cs充电至高电压；充电至高电压；D0，Cs放电至低电压。放电至低电压。R：Cs电荷在电荷在Cs、Cn上分配上分配 D上电位相应变化，通过读放电路检出是读上电位相应变化，通过读放电路检出是读“0”或或“1”。电荷重新分配，破坏性读，需要重写。电荷重新分配，破坏性读，需要重写。刷新：刷新：Cs容量小，电荷泄漏，容量小，电荷泄漏，2ms内可保持逻辑电内可保持逻辑电 平，平，2ms必必须刷新一次。须刷新一次。3.1.3 DRAM第16页，共49页，编辑于2022年，星期二3.1.3 DRAM单管单管NMOS基本存储电路基本存储电路第17页，共49页，编辑于2022年，星期二3.1.3 DRAM2.DRAM刷新刷新刷新周期和刷新时间间隔刷新周期和刷新时间间隔刷新周期：刷新按行进行，每刷新一行所需时间为刷新周期。刷新周期：刷新按行进行，每刷新一行所需时间为刷新周期。刷新时间间隔：在这段时间内刷新时间间隔：在这段时间内DRAM的所有单元将被刷新一遍，一的所有单元将被刷新一遍，一般般DRAM的刷新时间间隔为的刷新时间间隔为2ms。（1）刷新方式）刷新方式集中刷新：刷新间隔时间前段用于集中刷新：刷新间隔时间前段用于R/W等，后段用于刷新；等，后段用于刷新；分散刷新：系统周期时间前段用于分散刷新：系统周期时间前段用于R/W等，后段用于刷新；等，后段用于刷新；透明刷新：存储器周期中的空闲时间用于刷新，或机器执行内部操作时透明刷新：存储器周期中的空闲时间用于刷新，或机器执行内部操作时间。间。第18页，共49页，编辑于2022年，星期二3.1.3 DRAM（2）刷新控制方式）刷新控制方式异步控制方式异步控制方式 刷新（刷新（）访存异步请求）访存异步请求Mem刷新刷新/访存访存同步控制方式同步控制方式 利用利用CPU不访存时间刷新不访存时间刷新Mem半同步控制方式半同步控制方式 时钟时钟上升沿访存，时钟下降沿刷新上升沿访存，时钟下降沿刷新第19页，共49页，编辑于2022年，星期二3.1.3 DRAM3DRAM芯片芯片 4164：64K1b，16引脚，引脚，HMOS工艺，工艺，TTL电平，一空脚可升电平，一空脚可升级至级至256Kb。2ms刷新一遍，共用刷新一遍，共用128刷新周期，每次刷新周期，每次2行共行共512单元。单元。4DRAM控制器控制器 实现地址多路、定时刷新、刷新地址计数、仲裁、定时信号发生的功实现地址多路、定时刷新、刷新地址计数、仲裁、定时信号发生的功能能。第20页，共49页，编辑于2022年，星期二4164框图第21页，共49页，编辑于2022年，星期二4164引脚排列图引脚排列图第22页，共49页，编辑于2022年，星期二DRAM控制器逻辑框图控制器逻辑框图第23页，共49页，编辑于2022年，星期二3.1.4 RAM新技术新技术1扩展数据输出扩展数据输出RAM（EDO RAM）在当前的在当前的R/W周期中启动下一个连续地址的存储单元的周期中启动下一个连续地址的存储单元的R/W周期。周期。在普通在普通DRAM外部增加外部增加EDO控制电路，存取速度可提高控制电路，存取速度可提高30；EDO RAM工作时与工作时与CPU外频时钟不同步。外频时钟不同步。2同步同步DRAM（SDRAM）DRAM用用CPU的外频时钟同步工作，解决两者速度匹配。的外频时钟同步工作，解决两者速度匹配。3高速缓存高速缓存DRAM（CDRAM）高速高速SRAM存储单元集成在存储单元集成在DRAM芯片内，作为其内部芯片内，作为其内部cache，cache和和DRAM之间通过片上总线连接。之间通过片上总线连接。第24页，共49页，编辑于2022年，星期二3.1.5 闪存闪存（Flash Memory）电可擦非易失性存储器电可擦非易失性存储器与与EEPROM的区别：的区别：闪存是按块而不是按字节擦写；闪存是按块而不是按字节擦写；单管存储单元结构比单管存储单元结构比DRAM小，但写操作小，但写操作 比比RAM写周期长。写周期长。1整体擦除闪存整体擦除闪存整个存储阵列是一块，擦除时整块单元全为整个存储阵列是一块，擦除时整块单元全为“1”。擦除和写入操作命令送命令擦除和写入操作命令送命令REG，进行操作。进行操作。28F020：256K8b2Mb 擦除之前有的单元可为擦除之前有的单元可为00H，擦除之后所以字节都为擦除之后所以字节都为FFH。第25页，共49页，编辑于2022年，星期二28F020第26页，共49页，编辑于2022年，星期二自举块闪存自举块闪存非对称块结构可独立非对称块结构可独立R/W 自举块：自举块：系统自举代码。系统加电，自举程序从自举块拷系统自举代码。系统加电，自举程序从自举块拷到到RAM引导引导。（顶自举和底自举）。（顶自举和底自举）参数块：参数块：系统配置表及查找表。系统配置表及查找表。主块：主块：3.3V或或5V 自举块应用的数据或代码。自举块应用的数据或代码。智能电压智能电压 自动检测并调整电压至自动检测并调整电压至Vpp：5V或或12V写保护写保护编程电压编程电压Vcc：可被封锁、写保护：可被封锁、写保护：WP=0。自动擦除和写入操作自动擦除和写入操作 使用使用CUI、状态寄存器和写状态机实现状态寄存器和写状态机实现。28F004-B 3.1.5 闪存闪存主块主块参数块参数块 8KB参数块参数块 8KB自举块自举块 16KB第27页，共49页，编辑于2022年，星期二3.1.5 闪存闪存快擦写文件闪存快擦写文件闪存可分为大小相同、独立擦写的块。可分为大小相同、独立擦写的块。适用大型代码和数据存储；适用大型代码和数据存储；如：闪存卡和闪存驱动器。如：闪存卡和闪存驱动器。28F0168A：3264KB2MB类似类似28F004引脚与控制信号；引脚与控制信号；支持块封锁机制；支持块封锁机制；独立块状态寄存器：控制位和状态位。独立块状态寄存器：控制位和状态位。第28页，共49页，编辑于2022年，星期二3.2 3.2 存储器地址空间的硬件组织存储器地址空间的硬件组织 3.2.1 163.2.1 16位位CPUCPU中存储器地址空间中存储器地址空间3.2.2 323.2.2 32位位CPUCPU中存储器地址空间中存储器地址空间第29页，共49页，编辑于2022年，星期二3.2.1 163.2.1 16位位CPUCPU中存储器地址空间中存储器地址空间 A0BHE 数据数据 0 0 同时访问两体同时访问两体D15D8 D7D0 0 1 偶体偶体 D7D0 1 0 奇体奇体D15D8 1 1 两体均未选中两体均未选中对准字方式：从偶地址开始，一个总线周期访问对准字方式：从偶地址开始，一个总线周期访问2个体个体 D15D0非对准字方式：从奇地址开始，非对准字方式：从奇地址开始，第第1个总线周期访问奇体个总线周期访问奇体 低低8位在位在D15D8 第第2个总线周期访问偶体个总线周期访问偶体 高高8位在位在D7D0第30页，共49页，编辑于2022年，星期二80868086中存储器的组成中存储器的组成第31页，共49页，编辑于2022年，星期二3.2.2 323.2.2 32位位CPUCPU中存储器地址间的硬件组织中存储器地址间的硬件组织 第32页，共49页，编辑于2022年，星期二对准 非对准第33页，共49页，编辑于2022年，星期二A31A2，3 0，寻址寻址4GB，4个体个体Bank3Bank0高高30位地址（位地址（A31A2）相同的字和双字是对准字和对准双字，存相同的字和双字是对准字和对准双字，存取需取需1个总线周期；个总线周期；非对准字和非对准双字的存取需非对准字和非对准双字的存取需2个总线周期，第个总线周期，第1个总线周期起始个总线周期起始于于 0=0。3.2.2 323.2.2 32位位CPUCPU中存储器地址空间中存储器地址空间第34页，共49页，编辑于2022年，星期二非对准双字的数据传送非对准双字的数据传送第35页，共49页，编辑于2022年，星期二3.3 PC/XT存储器子系统 PC/XT机中机中RAM子系统采用子系统采用4164（64KX1）DRAM芯片，芯片，有有4组芯片，每组组芯片，每组9片，其中片，其中8片构成片构成64KB容量的存储器，容量的存储器，1片片用于奇偶校验，用于奇偶校验，4组组DRAM芯片构成芯片构成XT机系统板上机系统板上256KB容量容量的内存。的内存。第36页，共49页，编辑于2022年，星期二3.3.1 3.3.1 和和 生成电路生成电路第37页，共49页，编辑于2022年，星期二 PROM：24S10的的I/O关系（关系（256X4位的位的ROM）S1，S2为输出控制端，当为输出控制端，当S2S1=“LL”时，时，Q3Q0有输出。有输出。A7 A6 A5 A4 A3 A2 A1 A0 Q3 Q2 Q1 Q0 地址范围地址范围E2-4 E2-2 SW4 SW3 A19 A18 A17 A16 空空 B A RAM选择选择1 1 0 0 0 0 0 0(F0)1 0 0 1(9)00000-0FFFFH系统板系统板 RAM64KB1 1 0 1 0 0 0 0(F0)1 0 0 1(9)00000-0FFFFH系统板系统板 RAM128KB 0 1(F1)1 0 1 1(B)10000-1FFFFH1 1 1 0 0 0 0 0(F0)1 0 0 1(9)00000-0FFFFH 0 1(F1)1 0 1 1(B)10000-1FFFFH系统板系统板 RAM192KB 1 0(F2)1 1 0 1(D)20000-2FFFFH1 1 1 1 0 0 0 0(F0)1 0 0 1(9)00000-0FFFFH 0 1(F1)1 0 1 1(B)10000-1FFFFH 1 0(F2)1 1 0 1(D)20000-2FFFFH系统板系统板 RAM256KB 1 1(F3)1 1 1 1(F)30000-3FFFFH第38页，共49页，编辑于2022年，星期二行选行选 3 0R/W GR/W G1 1：/有效有效 与与 C B A C B A i i 2 2A A：无效（非刷新）无效（非刷新）1 0 0 1 0 0 0 0 Bank0Bank0 2 2B B：有效有效 1 0 1 1 0 1 1 1 Bank1Bank1 （）1 1 0 1 1 0 2 2 Bank2Bank2 1 1 1 1 1 1 3 3 Bank3Bank3刷新刷新 =0 =0 DACKDACK0 0=1 =1 与非与非 3 3=2 2=1 1=0 0=0=0 =0 U =0 U69-669-6=1 =1 i i 均无效均无效3.3.1 3.3.1 行选信号和列选信号生成电路行选信号和列选信号生成电路第39页，共49页，编辑于2022年，星期二U U34 234 2选选1 1：LS158 LS158 S=0S=0锁存锁存A A组组 LS158 LS158 S=1S=1锁存锁存B B组组U U4040 =0=0 =0=0 A A7 7A A0 0 A A1515A A8 8 A7A7A0A0 行地址行地址 列地址列地址 U U5858 1 1 R R 0 0 W W0ns Addrsel为0 60ns Addrsel为14146 DRAM第40页，共49页，编辑于2022年，星期二3.3.2 RAM电路电路第41页，共49页，编辑于2022年，星期二RAMRAM读操作波形读操作波形3.3.2第42页，共49页，编辑于2022年，星期二RAMRAM写操作波形写操作波形3.3.2第43页，共49页，编辑于2022年，星期二3.3.33.3.3 奇偶校验电路奇偶校验电路第44页，共49页，编辑于2022年，星期二3.4 奔腾机存储器子系统奔腾机存储器子系统第45页，共49页，编辑于2022年，星期二A0A1A2 A3 A4 A5A6A7A8A9A10A11A12 A13 A14A15A16A17A18A19A20A21 A22A23 列地址 行地址 选2体A、B行地址分配地址分配3.4第46页，共49页，编辑于2022年，星期二DRAMDRAM存储阵列纽成框图存储阵列纽成框图3.4第47页，共49页，编辑于2022年，星期二RAS/CASRAS/CAS地址多路转换电路地址多路转换电路3.4第48页，共49页，编辑于2022年，星期二作作 业业 题题教材教材153页：页：3.8，3.17。第49页，共49页，编辑于2022年，星期二